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M66307SP

更新时间： 2024-11-20 22:36:03
品牌 Logo 应用领域
三菱 - MITSUBISHI 存储内存集成电路光电二极管输入元件
页数 文件大小 规格书
22页 234K
描述
LINE SCAN BUFFER with 16-BIT MPU BUS COMPATIBLE INPUTS

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M66307SP 技术参数

是否Rohs认证： 不符合生命周期：Transferred
零件包装代码：DIP包装说明：SDIP, SDIP32,.4
针数：32Reach Compliance Code：unknown
HTS代码：8542.32.00.71风险等级：5.28
Is Samacsys：N最长访问时间：120 ns
JESD-30 代码：R-PDIP-T32JESD-609代码：e0
长度：28 mm内存密度：5120 bit
内存集成电路类型：MEMORY CIRCUIT内存宽度：16
功能数量：1端子数量：32
字数：320 words字数代码：320
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：320X16
封装主体材料：PLASTIC/EPOXY封装代码：SDIP
封装等效代码：SDIP32,.4封装形状：RECTANGULAR
封装形式：IN-LINE, SHRINK PITCH电源：5 V
认证状态：Not Qualified座面最大高度：5.08 mm
子类别：Other Memory ICs最大压摆率：0.11 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：1.778 mm端子位置：DUAL
宽度：10.16 mmBase Number Matches：1

M66307SP 数据手册

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MITSUBISHI DIGITAL ASSP  
M66307SP/FP  
LINE SCAN BUFFER with 16-BIT MPU BUS COMPATIBLE INPUTS  
DESCRIPTION  
PIN CONFIGURATION (TOP VIEW)  
The M66307SP/FP is an integrated circuit consisting of a line buffer  
with static memory, manufactured by the silicon gate CMOS pro-  
cess, which satisfies A3-paper 400DPI requirements. It converts the  
stored data from the 16-bit MPU bus into serial data and outputs it at  
a transfer rate of up to 10Mbps synchronously with the external data  
request clock or an arbitrary continuous clock.  
1
2
32  
31  
30  
29  
28  
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
17  
D
8
9
VCC(5V)  
D
D7  
D6  
D5  
D4  
D3  
D2  
D1  
D0  
3
D10  
D11  
D12  
D13  
D14  
D15  
4
DATA INPUTS  
5
DATA INPUTS  
6
FEATURES  
7
16-bit MPU bus compatible  
•
8
Writing data via DMAC is possible  
•
WRITE CONTROL  
INPUT  
9
WR  
CS  
320-word (5,120-bit) static RAM  
•
DMA ACKNOWLEDGE  
CHIP SELECT INPUT  
COMMAND/DATA  
CONTROL INPUT  
10  
11  
12  
13  
14  
15  
16  
DACK  
DREQ  
INPUT  
Data output rate of up to 10Mbps  
•
DMA REQUEST  
OUTPUT  
Built-in function to add fixed data of a specified length at the be-  
C/D  
•
ginning of output data (Fixed data: Continuous High bit or Low bit  
data)  
RESET INPUT  
EXTENDED D INPUT  
TOGGLE INPUT  
RESET  
EXD  
TOG  
INTERRUPT REQUEST  
OUTPUT  
INTR  
The output format can be selected between FIFO or LIFO.  
CLOCK  
•
•
φ
φ
CLOCK INPUT  
CLK/ IN  
CLK/ OUT  
DATA OUT  
OUTPUT  
DATA OUTPUT  
BUSY/  
OUTPUT  
READY  
The output method can be selected from two:  
CLOCK ENABLE  
INPUT  
CLKE  
φ
(1) Synchronized with an arbitrary continuous clock ( IN) on the  
(0V)GND  
BUSY/ORDY  
φ
system side; the frequency of clock output (CLK/ OUT) can  
be divided by 1, 2, 4, 8, or 16.  
(2) Synchronized with the data request clock (CLK IN) on the pe-  
ripheral equipment side.  
OUTPUT  
Outline 32P4B  
32P2W-A  
Up to two devices can be cascaded.  
(1) Toggle configuration  
•
•
φ
The clock input (CLK/ IN) contains a Schmitt trigger.  
•
•
(2) 32-bit bus configuration  
The reset (RESET), Write (WR) and toggle input (TOG) contain  
negative noise reduction circuits.  
φ
High fan-out outputs (CLK/ OUT, DATA OUT).  
Io=±24mA  
(±4mA for INTR and DREQ  
±8mA for BUSY/ORDY)  
APPLICATION  
Image-handling general OA equipment  
BLOCK DIAGRAM  
GND VCC  
16  
32  
9
WR  
CS  
Write  
control  
circuit  
Output  
control  
circuit  
13  
9
Write/send  
address  
control  
10  
11  
23  
22  
DREQ  
C/D  
DACK  
9
4
24  
25  
26  
27  
28  
29  
30  
31  
1
2
3
4
5
D0  
D1  
circuit  
Command registers  
13  
Output  
control  
circuit  
13  
17  
INTR  
Fixed data  
length register  
D2  
16  
D3  
BUSY/ORDY  
D4  
DREQ words register  
Mode register  
D5  
D6  
320 word  
CMOS  
Output  
control  
circuit  
D7  
18  
DATA OUT  
D8  
16  
16  
D9  
D10  
D11  
D12  
D13  
D14  
D15  
SRAM  
16  
16  
6
7
8
Expansion  
control  
circuit  
20  
21  
TOG  
EXD  
Clock  
control  
circuit  
Frequency  
divider  
φ
14  
15  
CLK/ IN  
Output  
control  
circuit  
Clock signal  
select circuit  
φ
19  
CLKE  
CLK/ OUT  
Reset  
control  
circuit  
12  
RESET  
1
1234567...22

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