M54HC166F1R

更新时间： 2024-11-24 22:19:47

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意法半导体 - STMICROELECTRONICS		移位寄存器触发器逻辑集成电路
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8 BIT PISO SHIFT REGISTER

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M54HC166F1R 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	DIP
包装说明：	DIP, DIP16,.3	针数：	16
Reach Compliance Code：	not_compliant	HTS代码：	8542.39.00.01
风险等级：	5.17	Is Samacsys：	N
其他特性：	CLOCK INHIBIT	计数方向：	RIGHT
系列：	HC/UH	JESD-30 代码：	R-GDIP-T16
JESD-609代码：	e0	负载电容（CL）：	50 pF
逻辑集成电路类型：	PARALLEL IN SERIAL OUT	最大频率@ Nom-Sup：	21000000 Hz
位数：	8	功能数量：	1
端子数量：	16	最高工作温度：	125 °C
最低工作温度：	-55 °C	输出极性：	TRUE
封装主体材料：	CERAMIC, GLASS-SEALED	封装代码：	DIP
封装等效代码：	DIP16,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	2/6 V	传播延迟（tpd）：	45 ns
认证状态：	Not Qualified	座面最大高度：	5.08 mm
子类别：	Shift Registers	最大供电电压 (Vsup)：	6 V
最小供电电压 (Vsup)：	2 V	标称供电电压 (Vsup)：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	MILITARY	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
触发器类型：	POSITIVE EDGE	宽度：	7.62 mm
最小 fmax：	21 MHz	Base Number Matches：	1

M54HC166F1R 数据手册

M54HC166

M74HC166

8 BIT PISO SHIFT REGISTER

HIGH SPEED

f_MAX= 57 MHz (TYP.) AT V_CC= 5 V

LOW POWER DISSIPATION

I_CC= 4 µA (MAX.) AT T_A= 25 °C

HIGH NOISE IMMUNITY

V_NIH= V_NIL= 28 % V_CC(MIN.)

OUTPUT DRIVE CAPABILITY

10 LSTTL LOADS

SYMMETRICAL OUTPUT IMPEDANCE

|I_OH| = I_OL= 4 mA (MIN.)

BALANCED PROPAGATION DELAYS

t_PLH= t_PHL

WIDE OPERATING VOLTAGE RANGE

B1R

(Plastic Package)

F1R

(Ceramic Package)

M1R

(Micro Package)

C1R

(Chip Carrier)

V_CC(OPR) = 2 V TO 6 V

PIN AND FUNCTION COMPATIBLE WITH

54/74LS166

ORDER CODES :

M54HC166F1R

M74HC166B1R

M74HC166M1R

M74HC166C1R

PIN CONNECTIONS (top view)

DESCRIPTION

The M54/74HC166 is a high speed C²MOS 8 BIT

PISO SHIFT REGISTER fabricated in silicon gate

C²MOS technology. It has the same highspeed per-

formance of LSTTL combined with true CMOS low

power consumption.

It consists of parallel or serial inputs and a serial-out

8-bit shift register with gated clock inputs and an

overriding clear input. The parallel-in or serial-in

modes are controlled by the SHIFT/LOAD input.

When the SHIFT/LOAD input is held high, the serial

data input is enabled and the eight flip-flops perform

serial shifting with each clock pulse. When held low,

the parallel data inputs are enabled and syn-

chronous loading occurs on the next clock pulse.

Clocking is accomplished on the low-to-high level

edge of the clock pulse. The CLOCK-INHIBIT input

should be changed to the high only while the

CLOCK input is held high. A direct clear input over-

rides all other inputs, including the clock, and sets

all flip-flops to zero. Functional details are shown in

the truth table and the timing chart.

NC =

No Inter-

nal Con-

All inputs are equipped with protection circuits

against static discharge and transient excess volt-

age.

October 1992

1/13

12 3 4 5 6 7...13

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