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LC4512B-35F256C

更新时间： 2024-11-29 04:20:51
品牌 Logo 应用领域
莱迪思 - LATTICE 可编程逻辑器件
页数 文件大小 规格书
74页 487K
描述
3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs

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LC4512B-35F256C 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：BGA包装说明：FPBGA-256
针数：256Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.69其他特性：YES
最大时钟频率：212 MHz系统内可编程：YES
JESD-30 代码：S-PBGA-B256JESD-609代码：e0
JTAG BST：YES长度：17 mm
湿度敏感等级：3专用输入次数：4
I/O 线路数量：208宏单元数：512
端子数量：256组织：4 DEDICATED INPUTS, 208 I/O
输出函数：MACROCELL封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装等效代码：BGA256,16X16,40
封装形状：SQUARE封装形式：GRID ARRAY
峰值回流温度（摄氏度）：225电源：2.5 V
可编程逻辑类型：EE PLD传播延迟：3.5 ns
认证状态：Not Qualified座面最大高度：2.1 mm
子类别：Programmable Logic Devices最大供电电压：2.7 V
最小供电电压：2.3 V标称供电电压：2.5 V
表面贴装：YES技术：CMOS
端子面层：Tin/Lead (Sn63Pb37)端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：30宽度：17 mm
Base Number Matches：1

LC4512B-35F256C 数据手册

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TM  
ispMACH 4000V/B/C/Z Family  
3.3V/2.5V/1.8V In-System Programmable  
TM  
SuperFAST High Density PLDs  
July 2003  
Data Sheet  
■ Broad Device Offering  
Features  
• Multiple temperature range support  
■ High Performance  
– Commercial: 0 to 90°C junction (T )  
– Industrial: -40 to 105°C junction (T )  
– Automotive: -40 to 130°C junction (T )  
j
• f  
= 400MHz maximum operating frequency  
MAX  
j
• t = 2.5ns propagation delay  
PD  
j
• Up to four global clock pins with programmable  
clock polarity control  
• Up to 80 PTs per output  
■ Easy System Integration  
• Operation with 3.3V, 2.5V or 1.8V LVCMOS I/O  
• Operation with 3.3V (4000V), 2.5V (4000B) or  
1.8V (4000C/Z) supplies  
■ Ease of Design  
• Enhanced macrocells with individual clock,  
reset, preset and clock enable controls  
• Up to four global OE controls  
• 5V tolerant I/O for LVCMOS 3.3, LVTTL, and PCI  
interfaces  
• Hot-socketing  
• Individual local OE control per I/O pin  
• Excellent First-Time-FitTM and refit  
• Fast path, SpeedLockingTM Path, and wide-PT  
path  
• Wide input gating (36 input logic blocks) for fast  
counters, state machines and address decoders  
• Open-drain capability  
• Input pull-up, pull-down or bus-keeper  
• Programmable output slew rate  
• 3.3V PCI compatible  
• IEEE 1149.1 boundary scan testable  
• 3.3V/2.5V/1.8V In-System Programmable  
(ISP™) using IEEE 1532 compliant interface  
• I/O pins with fast setup path  
■ Zero Power (ispMACH 4000Z) and Low  
Power (ispMACH 4000V/B/C)  
• Typical static current 10µA (4032Z)  
• Typical static current 1.8mA (4000C)  
• 1.8V core low dynamic power  
Table 1. ispMACH 4000V/B/C Family Selection Guide  
ispMACH  
4032V/B/C  
ispMACH  
4064V/B/C  
ispMACH  
4128V/B/C  
ispMACH  
4256V/B/C  
ispMACH  
4384V/B/C  
ispMACH  
4512V/B/C  
Macrocells  
32  
30/32  
2.5  
64  
30/32/64  
2.5  
128  
64/92/96  
2.7  
256  
64/96/128/160  
3.0  
384  
128/192  
3.5  
512  
128/208  
3.5  
User I/O Options  
t
(ns)  
PD  
t (ns)  
1.8  
1.8  
1.8  
2.0  
2.0  
2.0  
S
t
f
(ns)  
2.2  
2.2  
2.7  
2.7  
2.7  
2.7  
CO  
(MHz)  
400  
400  
333  
322  
322  
322  
MAX  
Supply Voltages (V)  
Pins/Package  
3.3/2.5/1.8V  
3.3/2.5/1.8V  
3.3/2.5/1.8V  
3.3/2.5/1.8V  
3.3/2.5/1.8V  
3.3/2.5/1.8V  
44 TQFP  
48 TQFP  
44 TQFP  
48 TQFP  
100 TQFP  
100 TQFP  
128 TQFP  
144 TQFP1  
100 TQFP  
144 TQFP1  
176 TQFP  
256 fpBGA2  
176 TQFP  
256 fpBGA  
176 TQFP  
256 fpBGA  
1. 3.3V (4000V) only.  
2. 128-I/O and 160-I/O configurations.  
Note: ispMACH 4032Z information is preliminary. ispMACH 4064Z/4128Z information is advance.  
© 2003 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand  
or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.  
www.latticesemi.com  
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ispm4k_15z  
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