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LC4512B-35FN256C

更新时间： 2024-11-29 13:34:35

品牌	Logo	应用领域
莱迪思 - LATTICE		时钟输入元件可编程逻辑
页数	文件大小	规格书
99页	3304K
描述
EE PLD, 3.5ns, 512-Cell, CMOS, PBGA256, FPBGA-256

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LC4512B-35FN256C 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	FPBGA-256
针数：	256	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.65	其他特性：	YES
最大时钟频率：	212 MHz	系统内可编程：	YES
JESD-30 代码：	S-PBGA-B256	JESD-609代码：	e1
JTAG BST：	YES	长度：	17 mm
湿度敏感等级：	3	专用输入次数：	4
I/O 线路数量：	208	宏单元数：	512
端子数量：	256	组织：	4 DEDICATED INPUTS, 208 I/O
输出函数：	MACROCELL	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA256,16X16,40
封装形状：	SQUARE	封装形式：	GRID ARRAY
峰值回流温度（摄氏度）：	250	电源：	2.5 V
可编程逻辑类型：	EE PLD	传播延迟：	3.5 ns
认证状态：	Not Qualified	座面最大高度：	2.1 mm
子类别：	Programmable Logic Devices	最大供电电压：	2.7 V
最小供电电压：	2.3 V	标称供电电压：	2.5 V
表面贴装：	YES	技术：	CMOS
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	40	宽度：	17 mm
Base Number Matches：	1

LC4512B-35FN256C 数据手册

ispMACH 4000V/B/C/Z Family

3.3V/2.5V/1.8V In-System Programmable

SuperFAST High Density PLDs

November 2013

Data Sheet DS1020

 Broad Device Offering

Features

• Multiple temperature range support

 High Performance

– Commercial: 0 to 90°C junction (T )

– Industrial: -40 to 105°C junction (T )

– Extended: -40 to 130°C junction (T )

• For AEC-Q100 compliant devices, refer to

LA-ispMACH 4000V/Z Automotive Data Sheet

• f

= 400MHz maximum operating frequency

MAX

• t = 2.5ns propagation delay

• Up to four global clock pins with programmable

clock polarity control

• Up to 80 PTs per output

 Easy System Integration

• Superior solution for power sensitive consumer

applications

 Ease of Design

• Enhanced macrocells with individual clock,

reset, preset and clock enable controls

• Up to four global OE controls

• Operation with 3.3V, 2.5V or 1.8V LVCMOS I/O

• Operation with 3.3V (4000V), 2.5V (4000B) or

1.8V (4000C/Z) supplies

• 5V tolerant I/O for LVCMOS 3.3, LVTTL, and PCI

interfaces

• Individual local OE control per I/O pin

• Excellent First-Time-Fit^TMand refit

• Fast path, SpeedLocking^TMPath, and wide-PT

path

• Wide input gating (36 input logic blocks) for fast

counters, state machines and address decoders

• Hot-socketing

• Open-drain capability

• Input pull-up, pull-down or bus-keeper

• Programmable output slew rate

• 3.3V PCI compatible

• IEEE 1149.1 boundary scan testable

• 3.3V/2.5V/1.8V In-System Programmable

(ISP™) using IEEE 1532 compliant interface

• I/O pins with fast setup path

 Zero Power (ispMACH 4000Z) and Low

Power (ispMACH 4000V/B/C)

• Typical static current 10µA (4032Z)

• Typical static current 1.3mA (4000C)

• 1.8V core low dynamic power

• ispMACH 4000Z operational down to 1.6V V

• Lead-free package options

Table 1. ispMACH 4000V/B/C Family Selection Guide

ispMACH

4032V/B/C

ispMACH

4064V/B/C

ispMACH

4128V/B/C

ispMACH

4256V/B/C

ispMACH

4384V/B/C

ispMACH

4512V/B/C

Macrocells

128

256

384

512

I/O + Dedicated Inputs

30+2/32+4

30+2/32+4/

64+10

64+10/92+4/

96+4

64+10/96+14/

128+4/160+4

128+4/192+4

128+4/208+4

(ns)

2.5

1.8

2.5

1.8

2.7

1.8

3.0

2.0

3.5

2.0

3.5

2.0

t (ns)

(ns)

2.2

2.7

(MHz)

400

333

322

MAX

Supply Voltages (V)

Pins/Package

3.3/2.5/1.8V

44 TQFP⁴

48 TQFP⁴

100 TQFP

48 TQFP⁴

100 TQFP

128 TQFP

144 TQFP¹

176 TQFP

256 ftBGA²/

fpBGA^{2, 3}

176 TQFP

256 ftBGA/

fpBGA³

176 TQFP

256 ftBGA/

fpBGA³

1. 3.3V (4000V) only.

2. 128-I/O and 160-I/O configurations.

3. Use 256 ftBGA package for all new designs. Refer to PCN#14A-07 for 256 fpBGA package discontinuance.

4. 1.0mm thickness.

or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.

www.latticesemi.com

DS1020_23.3

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