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LC4128C-5T128I

更新时间： 2024-02-11 10:14:31

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莱迪思 - LATTICE		可编程逻辑器件输入元件时钟
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74页	487K
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3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs

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LC4128C-5T128I 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	TQFP-128	针数：	128
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.66
Is Samacsys：	N	其他特性：	YES
最大时钟频率：	156 MHz	系统内可编程：	YES
JESD-30 代码：	S-PQFP-G128	JESD-609代码：	e0
JTAG BST：	YES	长度：	14 mm
湿度敏感等级：	3	专用输入次数：	4
I/O 线路数量：	92	宏单元数：	128
端子数量：	128	组织：	4 DEDICATED INPUTS, 92 I/O
输出函数：	MACROCELL	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFQFP	封装等效代码：	QFP128,.64SQ,16
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	240	电源：	1.8 V
可编程逻辑类型：	EE PLD	传播延迟：	5 ns
认证状态：	Not Qualified	座面最大高度：	1.6 mm
子类别：	Programmable Logic Devices	最大供电电压：	1.95 V
最小供电电压：	1.65 V	标称供电电压：	1.8 V
表面贴装：	YES	技术：	CMOS
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	0.4 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	14 mm
Base Number Matches：	1

LC4128C-5T128I 数据手册

Lattice Semiconductor

ispMACH 4000V/B/C/Z Family Data Sheet

Table 5. Product Term Expansion Capability

Expansion

Chains

Macrocells Associated with Expansion Chain

(with Wrap Around)

Max PT/

Macrocell

Chain-0

Chain-1

Chain-2

Chain-3

M0 ■ M4 ■ M8 ■ M12 ■ M0

M1 ■ M5 ■ M9 ■ M13 ■ M1

M2 ■ M6 ■ M10 ■ M14 ■ M2

M3 ■ M7 ■ M11 ■ M15 ■ M3

Every time the super cluster allocator is used, there is an incremental delay of t

. When the super cluster alloca-

EXP

tor is used, all destinations other than the one being steered to, are given the value of ground (i.e., if the super clus-

ter is steered to M (n+4), then M (n) is ground).

Macrocell

The 16 macrocells in the GLB are driven by the 16 outputs from the logic allocator. Each macrocell contains a pro-

grammable XOR gate, a programmable register/latch, along with routing for the logic and control functions.

Figure 5 shows a graphical representation of the macrocell. The macrocells feed the ORP and GRP. A direct input

from the I/O cell allows designers to use the macrocell to construct high-speed input registers. A programmable

delay in this path allows designers to choose between the fastest possible set-up time and zero hold time.

Figure 5. Macrocell

Power-up

Initialization

Shared PT Initialization

PT Initialization (optional)

PT Initialization/CE (optional)

Delay

From I/O Cell

From Logic Allocator

To ORP

To GRP

D/T/L

Block CLK0

Block CLK1

Block CLK2

Block CLK3

Single PT

PT Clock (optional)

Shared PT Clock

Enhanced Clock Multiplexer

The clock input to the ﬂip-ﬂop can select any of the four block clocks along with the shared PT clock, and true and

complement forms of the optional individual term clock. An 8:1 multiplexer structure is used to select the clock. The

eight sources for the clock multiplexer are as follows:

• Block CLK0

• Block CLK1

1...4 5 678 9 10...74

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