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Datasheet > 可编程逻辑 > 可编程逻辑器件> LC4128C-5T128I
LC4128C-5T128I PDF预览

LC4128C-5T128I

更新时间： 2024-01-03 14:43:37
品牌 Logo 应用领域
莱迪思 - LATTICE 可编程逻辑器件输入元件时钟
页数 文件大小 规格书
74页 487K
描述
3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs

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LC4128C-5T128I 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QFP
包装说明：TQFP-128针数：128
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.66
Is Samacsys：N其他特性：YES
最大时钟频率：156 MHz系统内可编程：YES
JESD-30 代码：S-PQFP-G128JESD-609代码：e0
JTAG BST：YES长度：14 mm
湿度敏感等级：3专用输入次数：4
I/O 线路数量：92宏单元数：128
端子数量：128组织：4 DEDICATED INPUTS, 92 I/O
输出函数：MACROCELL封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装等效代码：QFP128,.64SQ,16
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：240电源：1.8 V
可编程逻辑类型：EE PLD传播延迟：5 ns
认证状态：Not Qualified座面最大高度：1.6 mm
子类别：Programmable Logic Devices最大供电电压：1.95 V
最小供电电压：1.65 V标称供电电压：1.8 V
表面贴装：YES技术：CMOS
端子面层：Tin/Lead (Sn85Pb15)端子形式：GULL WING
端子节距：0.4 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：14 mm
Base Number Matches：1

LC4128C-5T128I 数据手册

 浏览型号LC4128C-5T128I的Datasheet PDF文件第2页浏览型号LC4128C-5T128I的Datasheet PDF文件第3页浏览型号LC4128C-5T128I的Datasheet PDF文件第4页浏览型号LC4128C-5T128I的Datasheet PDF文件第6页浏览型号LC4128C-5T128I的Datasheet PDF文件第7页浏览型号LC4128C-5T128I的Datasheet PDF文件第8页 
Lattice Semiconductor  
ispMACH 4000V/B/C/Z Family Data Sheet  
Figure 3. AND Array  
In[0]  
In[34]  
In[35]  
PT0  
PT1  
PT2  
PT3  
PT4  
Cluster 0  
PT75  
PT76  
PT77  
PT78  
PT79  
Cluster 15  
PT80 Shared PT Clock  
PT81 Shared PT Initialization  
PT82 Shared PTOE  
Note:  
Indicates programmable fuse.  
Enhanced Logic Allocator  
Within the logic allocator, product terms are allocated to macrocells in product term clusters. Each product term  
cluster is associated with a macrocell. The cluster size for the ispMACH 4000 family is 4+1 (total 5) product terms.  
The software automatically considers the availability and distribution of product term clusters as it fits the functions  
within a GLB. The logic allocator is designed to provide three speed paths: 5-PT fast bypass path, 20-PT Speed  
Locking path and an up to 80-PT path. The availability of these three paths lets designers trade timing variability for  
increased performance.  
The enhanced Logic Allocator of the ispMACH 4000 family consists of the following blocks:  
• Product Term Allocator  
• Cluster Allocator  
• Wide Steering Logic  
Figure 4 shows a macrocell slice of the Logic Allocator. There are 16 such slices in the GLB.  
Figure 4. Macrocell Slice  
to to  
from from  
n-1 n-2  
n-1 n-4  
Fast 5-PT  
Path  
From  
n-4  
1-80  
PTs  
5-PT  
n
To XOR (MC)  
Cluster  
to  
n+1  
from  
n+2  
from  
n+1  
To n+4  
Individual Product  
Term Allocator  
Cluster  
Allocator  
SuperWIDE™  
Steering Logic  
5
12345678...74

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