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K4T1G164QD PDF预览

K4T1G164QD

更新时间： 2024-02-27 10:49:48
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三星 - SAMSUNG 动态存储器双倍数据速率
页数 文件大小 规格书
27页 587K
描述
1Gb D-die DDR2 SDRAM Specification

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K4T1G164QD 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete包装说明：BGA, BGA92,9X21,32
Reach Compliance Code：compliant风险等级：5.84
访问模式：MULTI BANK PAGE BURST最长访问时间：0.6 ns
其他特性：AUTO/SELF REFRESH最大时钟频率 (fCLK)：200 MHz
I/O 类型：COMMON交错的突发长度：4,8
JESD-30 代码：R-PBGA-B92长度：21.7 mm
内存密度：1073741824 bit内存集成电路类型：DDR DRAM
内存宽度：16湿度敏感等级：3
功能数量：1端口数量：1
端子数量：92字数：67108864 words
字数代码：64000000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：
组织：64MX16输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装等效代码：BGA92,9X21,32封装形状：RECTANGULAR
封装形式：GRID ARRAY峰值回流温度（摄氏度）：260
电源：1.8 V认证状态：Not Qualified
刷新周期：8192座面最大高度：1.2 mm
自我刷新：YES连续突发长度：4,8
子类别：DRAMs最大供电电压 (Vsup)：1.9 V
最小供电电压 (Vsup)：1.7 V标称供电电压 (Vsup)：1.8 V
表面贴装：YES技术：CMOS
温度等级：OTHER端子形式：BALL
端子节距：0.8 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：11 mm

K4T1G164QD 数据手册

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K4T1G084QD  
K4T1G164QD  
DDR2 SDRAM  
29. Input waveform timing with differential data strobe enabled MR[bit10]=0, is referenced from the input signal crossing at the VIH(ac) level to the differen-  
tial data strobe crosspoint for a rising signal, and from the input signal crossing at the VIL(ac) level to the differential data strobe crosspoint for a falling  
signal applied to the device under test.  
30. Input waveform timing with differential data strobe enabled MR[bit10]=0, is referenced from the input signal crossing at the VIH(dc) level to the differen-  
tial data strobe crosspoint for a rising signal and VIL(dc) to the differential data strobe crosspoint for a falling signal applied to the device under test.  
DQS  
DQS  
tDH  
tDH  
tDS  
tDS  
VDDQ  
VIH(ac) min  
VIH(dc) min  
VREF(dc)  
VIL(dc) max  
VIL(ac) max  
VSS  
< Differential Input waveform timing >  
31. Input waveform timing is referenced from the input signal crossing at the VIH(ac) level for a rising signal and VIL(ac) for a falling signal applied to the  
device under test.  
32. Input waveform timing is referenced from the input signal crossing at the VIL(dc) level for a rising signal and VIH(dc) for a falling signal applied to the  
device under test.  
CK  
CK  
tIH  
tIH  
tIS  
tIS  
V
V
V
V
V
V
V
DDQ  
min  
min  
IH(ac)  
IH(dc)  
REF(dc)  
max  
max  
IL(dc)  
IL(ac)  
SS  
33. tWTR is at lease two clocks (2 * tCK) independent of operation frequency.  
34. Input waveform timing with single-ended data strobe enabled MR[bit10] = 1, is referenced from the input signal crossing at the VIH(ac) level to the  
single-ended data strobe crossing VIH/L(dc) at the start of its transition for a rising signal, and from the input signal crossing at the VIL(ac) level to the  
single-ended data strobe crossing VIH/L(dc) at the start of its transition for a falling signal applied to the device under test. The DQS signal must be  
monotonic between Vil(dc)max and Vih(dc)min.  
35. Input waveform timing with single-ended data strobe enabled MR[bit10] = 1, is referenced from the input signal crossing at the VIH(dc) level to the  
single-ended data strobe crossing VIH/L(ac) at the end of its transition for a rising signal, and from the input signal crossing at the VIL(dc) level to the  
single-ended data strobe crossing VIH/L(ac) at the end of its transition for a falling signal applied to the device under test. The DQS signal must be  
monotonic between Vil(dc)max and Vih(dc)min.  
36. tCKEmin of 3 clocks means CKE must be registered on three consecutive positive clock edges. CKE must remain at the valid input level the entire  
time it takes to achieve the 3 clocks of registeration. Thus, after any cKE transition, CKE may not transitioin from its valid level during the time period  
of tIS + 2*tCK + tIH.  
25 of 29  
Rev. 1.0 March 2007  
1...24252627

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