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ISL12026IBZ-T13 PDF预览

ISL12026IBZ-T13

更新时间： 2024-01-07 23:04:21
品牌 Logo 应用领域
瑞萨 - RENESAS 光电二极管外围集成电路
页数 文件大小 规格书
24页 555K
描述
Real Time Clock

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ISL12026IBZ-T13 技术参数

是否Rohs认证： 符合生命周期：Transferred
包装说明：SOP,Reach Compliance Code：compliant
风险等级：5.68外部数据总线宽度：
信息访问方法：I2CJESD-30 代码：R-PDSO-G8
JESD-609代码：e3长度：4.9 mm
湿度敏感等级：1端子数量：8
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
座面最大高度：1.75 mm最大供电电压：5.5 V
最小供电电压：2.7 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn) - annealed
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL宽度：3.9 mm
uPs/uCs/外围集成电路类型：TIMER, REAL TIME CLOCKBase Number Matches：1

ISL12026IBZ-T13 数据手册

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ISL12026, ISL12026A  
EEPROM Specifications  
MIN  
MAX  
PARAMETER  
EEPROM Endurance  
EEPROM Retention  
TEST CONDITIONS  
(Note 16)  
>2,000,000  
50  
TYP  
(Note 16)  
UNITS  
Cycles  
Years  
NOTES  
Temperature ≤ +75°C  
Serial Interface (I2C) Specifications  
DC Electrical Specifications  
MIN  
MAX  
SYMBOL  
PARAMETER  
TEST CONDITIONS  
(Note 16)  
TYP  
(Note 16)  
UNITS  
NOTES  
V
SDA and SCL Input Buffer LOW  
Voltage  
-0.3  
0.3xV  
V
V
V
IL  
DD  
V
SDA and SCL Input Buffer HIGH  
Voltage  
0.7 x V  
V
+ 0.3  
DD  
IH  
DD  
Hysteresis SDA and SCL Input Buffer  
Hysteresis  
0.05 x V  
0
DD  
V
I
SDA Output Buffer LOW Voltage  
Input Leakage Current on SCL  
I/O Leakage Current on SDA  
I
= 4mA  
0.4  
V
OL  
LI  
OL  
V
V
= 5.5V  
= 5.5V  
100  
100  
nA  
nA  
IN  
IN  
I
LO  
AC Electrical Specifications  
MIN  
(Note 16)  
MAX  
(Note 16) UNITS  
SYMBOL  
PARAMETER  
SCL Frequency  
TEST CONDITIONS  
TYP  
NOTES  
f
400  
50  
kHz  
ns  
SCL  
t
Pulse width Suppression Time at  
SDA and SCL Inputs  
Any pulse narrower than the max  
spec is suppressed.  
IN  
t
SCL Falling Edge to SDA Output  
Data Valid  
SCL falling edge crossing 30% of  
900  
ns  
ns  
AA  
V
, until SDA exits the 30% to 70%  
DD  
of V  
window.  
DD  
t
Time the Bus Must be Free Before SDA crossing 70% of V  
during a  
DD  
1300  
BUF  
the Start of a New Transmission  
STOP condition, to SDA crossing  
70% of V during the following  
DD  
START condition.  
t
Clock LOW Time  
Measured at the 30% of V  
crossing.  
1300  
600  
600  
600  
ns  
ns  
ns  
ns  
LOW  
DD  
DD  
t
Clock HIGH Time  
Measured at the 70% of V  
crossing.  
HIGH  
t
START Condition Set-up Time  
START Condition Hold Time  
SCL rising edge to SDA falling edge.  
Both crossing 70% of V  
SU:STA  
HD:STA  
.
DD  
t
t
From SDA falling edge crossing  
30% of V to SCL falling edge  
DD  
crossing 70% of V  
.
DD  
Input Data Set-up Time  
Input Data Hold Time  
From SDA exiting the 30% to 70% of  
window, to SCL rising edge  
100  
0
ns  
ns  
SU:DAT  
V
DD  
crossing 30% of V  
.
DD  
t
From SCL rising edge crossing 70%  
of V to SDA entering the 30% to  
HD:DAT  
DD  
70% of V  
window.  
DD  
FN8231.9  
November 30, 2010  
4
1234567...24

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