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IDT79R3081-40DL8

更新时间： 2024-11-18 14:42:47
品牌 Logo 应用领域
艾迪悌 - IDT 时钟外围集成电路
页数 文件大小 规格书
41页 893K
描述
RISC Microprocessor, 32-Bit, 40MHz, PQCC84, 0.050 INCH PITCH, HEAT SINK, PLASTIC, LCC-84

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IDT79R3081-40DL8 技术参数

生命周期：Obsolete零件包装代码：LCC
包装说明：HQCCJ,针数：84
Reach Compliance Code：unknownECCN代码：3A001.A.3
HTS代码：8542.31.00.01风险等级：5.76
地址总线宽度：32位大小：32
边界扫描：NO最大时钟频率：80 MHz
外部数据总线宽度：32格式：FLOATING POINT
集成缓存：YESJESD-30 代码：S-PQCC-J84
JESD-609代码：e0长度：29.3116 mm
低功率模式：NO端子数量：84
最高工作温度：85 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：HQCCJ
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG
认证状态：Not Qualified座面最大高度：4.57 mm
速度：40 MHz最大供电电压：5.25 V
最小供电电压：4.75 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：OTHER端子面层：TIN LEAD
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD宽度：29.3116 mm
uPs/uCs/外围集成电路类型：MICROPROCESSOR, RISCBase Number Matches：1

IDT79R3081-40DL8 数据手册

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IDT 79R3081 , 79R3081E  
IDT79R3081  
RISController  
with FPA  
IDT 79RV3081, 79RV3081E  
Integrated Device Technology, Inc.  
• Large on-chip caches with user configurability  
— 16kB Instruction Cache, 4kB Data Cache  
— Dynamically configurable to 8kB Instruction Cache,  
8kB Data Cache  
— Parity protection over data and tag fields  
• Low cost 84-pin packaging  
• Superset pin- and software-compatible with R3051, R3071  
• Multiplexed bus interface with support for low-cost, low-  
speed memory systems with a high-speed CPU  
• On-chip 4-deep write buffer eliminates memory write stalls  
• On-chip 4-deep read buffer supports burst or simple block  
reads  
FEATURES  
• Instruction set compatible with IDT79R3000A, R3041,  
R3051, and R3071 RISC CPUs  
• High level of integration minimizes system cost  
— R3000A Compatible CPU  
— R3010A Compatible Floating Point Accelerator  
— Optional R3000A compatible MMU  
— Large Instruction Cache  
— Large Data Cache  
— Read/Write Buffers  
• 43VUPS at 50MHz  
— 13MFlops  
• Flexible bus interface allows simple, low cost designs  
• Optional 1x or 2x clock input  
• 20 through 50MHz operation  
• On-chip DMA arbiter  
• Hardware-based Cache Coherency Support  
• Programmable power reduction mode  
• Bus Interface can operate at half-processor frequency  
• "V" version operates at 3.3V  
• 50MHz at 1x clock input and 1/2 bus frequency only  
R3081 BLOCK DIAGRAM  
BrCond(3:2,0)  
Master Pipeline Control  
ClkIn  
Clock Generator  
Unit/Clock Doubler  
System Control  
Coprocessor  
(CP0)  
Floating Point  
Coprocessor  
(CP1)  
Integer  
CPU Core  
Exception/Control  
Registers  
General Registers  
(32 x 32)  
Register Unit  
(16 x 64)  
Memory Management  
Registers  
ALU  
Shifter  
Exponent Unit  
Add Unit  
Divide Unit  
Multiply Unit  
Mult/Div Unit  
Translation  
Lookaside Buffer  
(64 entries)  
Int(5:0)  
Address Adder  
PC Control  
Exception/Control  
Virtual Address  
FP Interrupt  
Data Bus  
Physical Address Bus  
32  
Configurable  
Instruction  
Cache  
Configurable  
Data  
36  
Cache  
(4kB/8kB)  
(16kB/8kB)  
Data Bus  
Parity  
Generator  
R3051 Superset Bus Interface Unit  
4-deep  
Read  
Buffer  
4-deep  
Write  
Buffer  
DMA  
Arbiter  
BIU  
Control  
Coherency  
Logic  
Address/  
Data  
DMA  
Ctrl  
Rd/Wr  
Ctrl  
SysClk Invalidate  
Control  
2889 drw 01  
The IDT logo is a registered trademark, and RISController, R3041, R3051, R3052, R3071, R3081, R3720, R4400, R4600, IDT/kit, and IDT/sim are trademarks of Integrated Device Technology, Inc.  
MILITARY AND COMMERCIAL TEMPERATURE RANGES  
OCTOBER 2001  
2001 Integrated Device Technology, Inc.  
5.5  
DSC-9064/5  
1
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