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Datasheet > 暂无类别数据> IDT72V71643BC
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IDT72V71643BC

更新时间： 2024-02-01 15:09:38
品牌 Logo 应用领域
艾迪悌 - IDT 配套器件
页数 文件大小 规格书
30页 218K
描述
3.3 VOLT TIME SLOT INTERCHANGE DIGITAL SWITCH WITH RATE MATCHING

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IDT72V71643BC 数据手册

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3.3 VOLT TIME SLOT INTERCHANGE  
DIGITAL SWITCH WITH RATE  
MATCHING  
IDT72V71643  
4,096 x 4,096  
•
•
Internal Loopback for testing  
Available in 144-pin Thin Quad Flatpack (TQFP) and  
144-pin Ball Grid Array (BGA) packages  
Operating Temperature Range -40°C to +85°C  
3.3V I/O with 5V tolerant inputs and TTL compatible outputs  
FEATURES:  
•
•
•
Up to 32 serial input and output streams  
Maximum 4,096 x 4,096 channel non-blocking switching  
Accepts data streams at 2.048 Mb/s, 4.096 Mb/s, 8.192 Mb/s or  
16.384 Mb/s  
•
•
•
•
•
•
•
•
•
•
•
Rate matching capability: Mux/Demux mode and Split mode  
Output Enable Indication Pins  
Per-channel Variable Delay mode for low-latency applications  
DESCRIPTION:  
The IDT72V71643 has a maximum non-blocking switch capacity of  
Per-channel Constant Delay mode for frame integrity applications 4,096x4,096channelswithdatarates at 2.048Mb/s,4.096Mb/s,8.192Mb/s  
Automatic identification of ST-BUS® and GCI serial streams  
Automatic frame offset delay measurement  
Per-stream frame delay offset programming  
Per-channel high-impedance output control  
Per-channel Processor mode to allow microprocessor writes to  
TXstreams  
or16.384Mb/s. With32inputsand32outputs,avarietyofratecombinations  
is supported, under either Mux/Demux mode or Split mode, to allow for  
switchingbetweenstreamsofdifferentdatarates.  
Outputenableindicationsareprovidedthroughoptionalpins(onepinper  
outputstream, only16outputstreams canbe usedinthis mode)tofacilitate  
externaldatabuscontrol.  
•
•
•
Direct microprocessor access to all internal memories  
Memory block programming for quick setup  
IEEE-1149.1 (JTAG) Test Port  
For applications requiring 32 streams and 32 per-stream Output Enable  
indicators,thereisalsoanAllOutputEnableFeature.  
FUNCTIONAL BLOCK DIAGRAM  
TRST  
Vcc GND  
TMS TDI  
TDO TCK  
ODE  
RESET  
Test Port  
RX0  
TX0  
RX1  
TX1  
Loopback  
RX2  
RX3  
TX2  
TX3  
RX4  
TX4  
RX5  
TX5  
RX6  
TX6  
RX7  
RX8  
TX7  
Output  
MUX  
TX8  
TX9  
RX9  
RX10  
RX11  
RX12  
RX13  
RX14  
RX15  
RX16  
RX17  
RX18  
RX19  
RX20  
RX21  
RX22  
RX23  
RX24  
RX25  
RX26  
RX27  
RX28  
RX29  
RX30  
RX31  
TX10  
TX11  
TX12  
Data Memory  
TX13  
TX14  
Transmit  
Serial Data  
Streams  
Receive  
Serial Data  
Streams  
TX15  
TX16/OEI0  
TX17/OEI1  
TX18/OEI2  
TX19/OEI3  
TX20/OEI4  
TX21/OEI5  
TX22/OEI6  
TX23/OEI7  
TX24/OEI8  
TX25/OEI9  
TX26/OEI10  
TX27/OEI11  
TX28/OEI12  
TX29/OEI13  
TX30/OEI14  
TX31/OEI15  
Connection  
Memory  
Internal  
Registers  
Timing Unit  
Microprocessor Interface  
5902 drw01  
CLK  
FE/ WFPS  
HCLK  
R/W A0-A14  
D0-D15  
F0i  
DS  
CS  
DTA  
IDTandtheIDTlogoareregisteredtrademarksofIntegratedDeviceTechnology,Inc. TheST-BUS® isatrademarkofMitelCorp.  
MAY 2002  
1
2002 Integrated Device Technology, Inc. All rights reserved. Product specifications subject to change without notice.  
DSC-5902/6  
1234567...30

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