Datasheet > IDT72V235L20TF8

IDT72V235L20TF8

更新时间： 2024-02-18 20:20:00

品牌	Logo	应用领域
艾迪悌 - IDT		时钟先进先出芯片内存集成电路
页数	文件大小	规格书
25页	247K
描述
FIFO, 2KX18, 12ns, Synchronous, CMOS, PQFP64, PLASTIC, STQFP-64

阅读下载

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

IDT72V235L20TF8 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	PLASTIC, STQFP-64	针数：	64
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.62
最长访问时间：	12 ns	其他特性：	EASILY EXPANDABLE IN DEPTH AND WIDTH
最大时钟频率 (fCLK)：	50 MHz	周期时间：	20 ns
JESD-30 代码：	S-PQFP-G64	JESD-609代码：	e0
长度：	10 mm	内存密度：	36864 bit
内存集成电路类型：	OTHER FIFO	内存宽度：	18
湿度敏感等级：	3	功能数量：	1
端子数量：	64	字数：	2048 words
字数代码：	2000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	2KX18	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP64,.47SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	240	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大待机电流：	0.005 A	子类别：	FIFOs
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	20	宽度：	10 mm
Base Number Matches：	1

IDT72V235L20TF8 数据手册

IDT72V205/72V215/72V225/72V235/72V245 3.3V CMOS SyncFIFO^TM

256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18

COMMERCIALANDINDUSTRIAL

TEMPERATURERANGES

specificationisnotmetbetweenWCLKandtransferclock,orRCLKandtransfer

clock,fortheORflag.

The“rippledown”delayisonlynoticeableforthefirstwordwrittentoanempty

depthexpansionconfiguration. Therewillbenodelayevidentforsubsequent

wordswrittentotheconfiguration.

The first free location created by reading from a full depth expansion

configurationwill“bubbleup”fromthelastFIFOtothepreviousoneuntilitfinally

movesintothefirstFIFOofthechain. Eachtimeafreelocationiscreatedinone

FIFOofthechain,thatFIFO’sIRlinegoesLOW,enablingtheprecedingFIFO

towriteawordtofillit.

Forafullexpansionconfiguration,theamountoftimeittakesforIRofthefirst

FIFOinthechaintogoLOWafterawordhasbeenreadfromthelastFIFO is

the sumofthe delays foreachindividualFIFO:

DEPTH EXPANSION CONFIGURATION (FWFT MODE)

InFWFTmode,theFIFOscanbeconnectedinseries(thedataoutputsof

one FIFO connected to the data inputs of the next) with no external logic

necessary. Theresultingconfigurationprovidesatotaldepthequivalenttothe

sumofthedepthsassociatedwitheachsingleFIFO. Figure31showsadepth

expansionusingtwoIDT72V205/72V215/72V225/72V235/72V245devices.

CareshouldbetakentoselectFWFTmodeduringMasterResetforallFIFOs

in the depth expansion configuration. The first word written to an empty

configurationwillpassfromoneFIFOtothenext(“rippledown”)untilitfinally

appears at the outputs of the last FIFO in the chain–no read operation is

necessarybuttheRCLKofeachFIFOmustbefree-running. Eachtimethedata

word appears at the outputs of one FIFO, that device’s OR line goes LOW,

enabling a write to the next FIFO in line.

Foranemptyexpansionconfiguration,theamountoftimeittakesforORof

thelastFIFOinthechaintogoLOW(i.e.validdatatoappearonthelastFIFO’s

outputs)afterawordhasbeenwrittentothefirstFIFOisthesumofthedelays

for each individual FIFO:

(N – 1)*(3*transfer clock) + 2 TWCLK

where N is the number of FIFOs in the expansion and TWCLK is the WCLK

period. NotethatextracyclesshouldbeaddedforthepossibilitythatthetSKEW1

specificationisnotmetbetweenRCLKandtransferclock,orWCLKandtransfer

clock,fortheIRflag.

(N – 1)*(4*transfer clock) + 3*TRCLK

TheTransferClocklineshouldbetiedtoeitherWCLKorRCLK,whichever

whereNisthenumberofFIFOsintheexpansionandTRCLKistheRCLKperiod. isfaster. Boththeseactionsresultindatamoving,asquicklyaspossible,tothe

Note that extra cycles should be added for the possibility that the tSKEW1 endofthechainandfreelocations tothebeginningofthechain.

PAF

PAE

TRANSFER CLOCK

WRITE CLOCK

WRITE ENABLE

INPUT READY

READ CLOCK

READ ENABLE

OUTPUT READY

WCLK

WEN

RCLK

WCLK

RCLK

WEN

REN

72V205

72V215

72V225

72V235

72V245

72V205

72V215

72V225

72V235

72V245

REN

OUTPUT ENABLE

GND

DATA OUT

DATA IN

(0,1)

RXI

(0,1)

WXI

RXI

WXI

4294 drw 31

VCC

GND

Figure 31. Block Diagram of 512 x 18, 1,024 x 18, 2,048 x 18, 4,096 x 18, 8,192 x 18

Synchronous FIFO Memory With Programmable Flags used in Depth Expansion Configuration

FEBRUARY22,2006

1...21 22 232425

下载PDF

与IDT72V235L20TF8相关器件

型号	品牌	描述	获取价格	数据表
IDT72V235L20TF9	IDT	FIFO, 2KX18, 12ns, Synchronous, CMOS, PQFP64, PLASTIC, STQFP-64	获取价格
IDT72V235L20TFG	IDT	FIFO, 2KX18, 12ns, Synchronous, CMOS, PQFP64, GREEN, PLASTIC, STQFP-64	获取价格
IDT72V235L20TFI	IDT	3.3 VOLT CMOS SyncFIFO 256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18, and 4,096 x 18	获取价格
IDT72V241	IDT	3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 512 x 9, 1,0	获取价格
IDT72V24110JG	IDT	FIFO, 4KX9, 6.5ns, Synchronous, CMOS, PQCC32, GREEN, PLASTIC, LCC-32	获取价格
IDT72V24110PFG	IDT	FIFO, 4KX9, 6.5ns, Synchronous, CMOS, PQFP32, GREEN, PLASTIC, TQFP-32	获取价格

与IDT72V235L20TF8相关文章

STM32H743技术深度剖析与应用案例探索
2024-05-30

15
LM321中文资料解析：引脚功能介绍、技术特点、技术特性分析
2024-05-30

15
74HC14芯片资料介绍：性能特性分析、引脚介绍
2024-05-30

13
LM1875芯片手册：功放参数分析、引脚说明、电路设计要点
2024-05-30

10

产品中心

服务支持

精选活动

关于我们

帮助中心

IDT72V235L20TF8

IDT72V235L20TF8 技术参数

IDT72V235L20TF8 数据手册

与IDT72V235L20TF8相关器件

与IDT72V235L20TF8相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

IDT72V235L20TF8

IDT72V235L20TF8 技术参数

IDT72V235L20TF8 数据手册

与IDT72V235L20TF8相关器件

与IDT72V235L20TF8相关文章

您还可以找

您在本页遇到什么问题？