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IDT72275L15TFG8

更新时间： 2024-02-12 10:33:38

品牌	Logo	应用领域
艾迪悌 - IDT		先进先出芯片
页数	文件大小	规格书
25页	301K
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FIFO, 32KX18, 10ns, Synchronous, CMOS, PQFP64, STQFP-64

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IDT72275L15TFG8 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	STQFP-64	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.83
最长访问时间：	10 ns	其他特性：	RETRANSMIT; AUTO POWER DOWN; EASY EXPANDABLE IN DEPTH AND WIDTH
周期时间：	15 ns	JESD-30 代码：	S-PQFP-G64
JESD-609代码：	e3	长度：	10 mm
内存密度：	589824 bit	内存宽度：	18
湿度敏感等级：	3	功能数量：	1
端子数量：	64	字数：	32768 words
字数代码：	32000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	32KX18	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	10 mm
Base Number Matches：	1

IDT72275L15TFG8 数据手册

IDT72275/72285

CMOS SuperSync FIFO™ 32,768 x 18 and 65,536 x 18

COMMERCIALANDINDUSTRIAL

TEMPERATURERANGES

of1,023withserialprogramming. Theflagsareupdatedaccordingtothetiming

modeanddefaultoffsetsselected.

DESCRIPTION (CONTINUED)

PAEandPAFcanbeprogrammedindependentlytoswitchatanypointin

memory. (SeeTableIandTableII.) Programmableoffsetsdeterminetheflag

switchingthresholdandcanbeloadedbytwomethods:parallelorserial. Two

defaultoffsetsettingsarealsoprovided,sothatPAEcanbesettoswitchat127

or1,023locationsfromtheemptyboundaryandthePAFthresholdcanbeset

at127or1,023locationsfromthefullboundary. Thesechoicesaremadewith

the LD pinduringMasterReset.

For serial programming, SEN together with LD on each rising edge of

WCLK, are used to load the offset registers via the Serial Input (SI). For

parallelprogramming, WEN togetherwithLD oneachrisingedgeofWCLK,

are used to load the offset registers via Dn. REN together with LD on each

rising edge of RCLK can be used to read the offsets in parallel from Qn

regardless of whether serial or parallel offset loading has been selected.

During Master Reset (MRS) the following events occur: The read and

write pointers are settothe firstlocationofthe FIFO. The FWFTpinselects

IDT Standard mode or FWFT mode. The LD pin selects either a partial flag

defaultsettingof127withparallelprogrammingorapartialflagdefaultsetting

The Partial Reset (PRS) also sets the read and write pointers to the first

location of the memory. However, the timing mode, partial flag program-

ming method, and default or programmed offset settings existing before

Partial Reset remain unchanged. The flags are updated according to the

timingmodeandoffsetsineffect. PRSisusefulforresettingadeviceinmid-

operation, when reprogramming partial flags would be undesirable.

The Retransmit function allows data to be reread from the FIFO more

than once. A LOW on the RT input during a rising RCLK edge initiates a

retransmit operation by setting the read pointer to the first location of the

memory array.

If, at any time, the FIFO is not actively performing an operation, the chip

will automatically power down. Once in the power down state, the standby

supply current consumption is minimized. Initiating any operation (by

activating control inputs) will immediately take the device out of the power

down state.

The IDT72275/72285 are fabricated using IDT’s high speed submicron

CMOS technology.

PARTIAL RESET (PRS) MASTER RESET (MRS)

READ CLOCK (RCLK)

READ ENABLE (REN)

OUTPUT ENABLE (OE)

WRITE CLOCK (WCLK)

WRITE ENABLE (WEN)

LOAD (LD)

DATA OUT (Q0 - Qn)

DATA IN (D0 - Dn)

IDT

72275

72285

RETRANSMIT (RT)

SERIAL ENABLE(SEN)

FIRST WORD FALL THROUGH/SERIAL INPUT

(FWFT/SI)

EMPTY FLAG/OUTPUT READY (EF/OR)

PROGRAMMABLE ALMOST-EMPTY (PAE)

FULL FLAG/INPUT READY (FF/IR)

HALF FULL FLAG (HF)

PROGRAMMABLE ALMOST-FULL (PAF)

4674 drw 03

Figure 1. Block Diagram of Single 32,768 x 18 and 65,536 x 18 Synchronous FIFO

1 234 5 6 7...25

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