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IDT70V657S10BF8

更新时间： 2024-10-29 20:57:59
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
23页 190K
描述
Dual-Port SRAM, 32KX36, 10ns, CMOS, PBGA208, 15 X 15 MM, 1.40 MM HEIGHT, 0.80 MM PITCH, FPBGA-208

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IDT70V657S10BF8 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Not Recommended零件包装代码：BGA
包装说明：15 X 15 MM, 1.40 MM HEIGHT, 0.80 MM PITCH, FPBGA-208针数：208
Reach Compliance Code：not_compliantECCN代码：3A991
HTS代码：8542.32.00.41风险等级：5.2
最长访问时间：10 nsI/O 类型：COMMON
JESD-30 代码：S-PBGA-B208JESD-609代码：e0
长度：15 mm内存密度：1179648 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：36
湿度敏感等级：3功能数量：1
端口数量：2端子数量：208
字数：32768 words字数代码：32000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：32KX36
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TFBGA封装等效代码：BGA208,17X17,32
封装形状：SQUARE封装形式：GRID ARRAY, THIN PROFILE, FINE PITCH
并行/串行：PARALLEL峰值回流温度（摄氏度）：225
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：1.2 mm最大待机电流：0.015 A
最小待机电流：3.15 V子类别：SRAMs
最大压摆率：0.5 mA最大供电电压 (Vsup)：3.45 V
最小供电电压 (Vsup)：3.15 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn63Pb37)
端子形式：BALL端子节距：0.8 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：20
宽度：15 mmBase Number Matches：1

IDT70V657S10BF8 数据手册

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PRELIMINARY  
IDT70V657S  
HIGH-SPEED 3.3V 32K x 36  
ASYNCHRONOUS DUAL-PORT  
STATIC RAM  
Features  
True Dual-Port memory cells which allow simultaneous  
◆
◆
Full on-chip hardware support of semaphore signaling  
between ports  
Fully asynchronous operation from either port  
Separate byte controls for multiplexed bus and bus  
matching compatibility  
Supports JTAG features compliant to IEEE 1149.1  
LVTTL-compatible, single 3.3V (±150mV) power supply  
for core  
access of the same memory location  
High-speed access  
◆
◆
◆
– Commercial:10/12/15ns (max.)  
– Industrial:12/15ns (max.)  
Dual chip enables allow for depth expansion without  
◆
◆
◆
external logic  
◆
IDT70V657 easily expands data bus width to 72 bits or  
◆
◆
◆
more using the Master/Slave select when cascading more  
than one device  
M/S = VIH for BUSY output flag on Master,  
M/S = VIL for BUSY input on Slave  
Busy and Interrupt Flags  
LVTTL-compatible, selectable 3.3V (±150mV)/2.5V (±100mV)  
power supply for I/Os and control signals on each port  
Available in 208-pin Plastic Quad Flatpack, 208-ball fine  
pitch Ball Grid Array and 256-ball Ball Grid Array  
Industrial temperature range (–40°C to +85°C) is available  
for selected speeds  
◆
◆
◆
On-chip port arbitration logic  
Functional Block Diagram  
3
BE  
L
BE  
3
2
R
R
BE  
2
L
BE  
BE  
BE  
1
BE  
BE  
1
0
R
L
L
0
R
R/W  
R/  
W
R
L
B
E
0
L
B
E
1
L
B
E
2
L
B
E
3
L
B
E
3
B
E
2
B
E
1
B
E
0
CE0  
CE  
0
R
R R  
R
L
R
CE1  
R
CE1  
L
OE  
OE  
R
L
Dout0-8_L  
Dout0-8_R  
Dout9-17_L  
Dout9-17_R  
Dout18-26_R  
Dout27-35_R  
Dout18-26_L  
Dout27-35_L  
32K x 36  
MEMORY  
ARRAY  
I/O - I/O  
0L 35L  
Di n_L  
Di n_R  
I/O - I/O  
0R 35R  
A
A
14R  
0R  
A14 L  
A0 L  
Address  
Decoder  
Address  
Decoder  
ADDR_L  
ADDR_R  
CE  
CE1  
0
CE  
0
L
R
ARBITRATION  
R
CE1  
INTERRUPT  
SEMAPHORE  
LOGIC  
L
OE  
OE  
R
L
R/W  
L
R/W  
R
BUSY  
SEM  
BUSY  
R
L
SEM  
M/S  
L
R
INT  
INT  
L
R
TMS  
TCK  
TDI  
JTAG  
TDO  
TRST  
5615 drw 01  
NOTES:  
1. BUSY is an input as a Slave (M/S=VIL) and an output when it is a Master (M/S=VIH).  
2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).  
JUNE 2001  
1
DSC-5615/3  
©2001IntegratedDeviceTechnology,Inc.  
1234567...23

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