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ICS9DB803DGLFT

更新时间： 2024-01-27 10:47:34

品牌	Logo	应用领域
艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
22页	292K
描述
PLL Based Clock Driver, 9DB Series, 8 True Output(s), 0 Inverted Output(s), PDSO48, 6.10 MM, 0.50 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-48

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ICS9DB803DGLFT 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TSSOP
包装说明：	TSSOP, TSSOP48,.3,20	针数：	48
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.24
系列：	9DB	输入调节：	DIFFERENTIAL
JESD-30 代码：	R-PDSO-G48	JESD-609代码：	e3
长度：	12.5 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	48
实输出次数：	8	最高工作温度：	70 °C
最低工作温度：		输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP48,.3,20	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.05 ns	座面最大高度：	1.2 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn) - annealed	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	6.1 mm
Base Number Matches：	1

ICS9DB803DGLFT 数据手册

ICS9DB803D

EIGHT OUTPUT DIFFERENTIAL BUFFER FOR PCIE GEN1 AND GEN2

Note: Polarities in timing diagrams are shown OE_INV = 0. They are similar to OE_INV = 1.

PD#, Power Down

The PD# pin cleanly shuts off all clocks and places the device into a power saving mode. PD# must be asserted before

shutting off the input clock or power to insure an orderly shutdown. PD is asynchronous active-low input for both powering

down the device and powering up the device. When PD# is asserted, all clocks will be driven high, or tri-stated (depending

on the PD# drive mode and Output control bits) before the PLL is shut down.

PD# Assertion

When PD# is sampled low by two consecutive rising edges of DIF#, all DIF outputs must be held High, or tri-stated

(depending on the PD# drive mode and Output control bits) on the next High-Low transition of the DIF# outputs. When the

PD# drive mode bit is set to ‘0’, all clock outputs will be held with DIF driven High with 2 x IREF and DIF# tri-stated. If the

PD# drive mode bit is set to ‘1’, both DIF and DIF# are tri-stated.

PD# De-assertion

Power-up latency is less than 1 ms. This is the time from de-assertion of the PD# pin, or VDD reaching 3.3V, or the time from

valid SRC_IN clocks until the time that stable clocks are output from the device (PLL Locked). If the PD# drive mode bit is

set to ‘1’, all the DIF outputs must driven to a voltage of >200 mV within 300 us of PD# de-assertion.

IDT® EIGHT OUTPUT DIFFERENTIAL BUFFER FOR PCIE GEN1 AND GEN2

ICS9DB803D

REV N 071013

1...13 14 151617 18 19...22

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与ICS9DB803DGLFT相关器件

型号	品牌	描述	获取价格	数据表
ICS9DB803DGT	IDT	PLL Based Clock Driver, 9DB Series, 8 True Output(s), 0 Inverted Output(s), PDSO48, 6.10 M	获取价格
ICS9DB803DI	IDT	Eight Output Differential Buffer for PCIe Gen 2	获取价格
ICS9DBL411	IDT	Four Output Differential Fanout Buffer for PCI Express Gen 1 & 2	获取价格
ICS9DBL411YGLFT	IDT	Low Skew Clock Driver, 9DBL Series, 4 True Output(s), 0 Inverted Output(s), PDSO20, 4.40 M	获取价格
ICS9DBL411YKLFT	IDT	Low Skew Clock Driver, 9DBL Series, 4 True Output(s), 0 Inverted Output(s), PQCC20, ROHS C	获取价格
ICS9DS400	IDT	Four Output Differential Buffer for PCIe Gen 2 with Spread	获取价格

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