Datasheet > 可编程逻辑 > 现场可编程门阵列> iCE40HX8K-CT256

iCE40HX8K-CT256

更新时间： 2024-11-09 12:18:15

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莱迪思 - LATTICE		现场可编程门阵列可编程逻辑栅 PC 时钟
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描述
iCE40â¢ HX-Series Ultra Low-Power FPGA Family

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iCE40HX8K-CT256 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	LFBGA, BGA256,16X16,32	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	2.31	Samacsys Confidence：	3
Samacsys Status：	Released	Samacsys PartID：	1171853
Samacsys Pin Count：	256	Samacsys Part Category：	Integrated Circuit
Samacsys Package Category：	BGA	Samacsys Footprint Name：	256-Ball caBGA Package
Samacsys Released Date：	2019-12-07 05:49:26	Is Samacsys：	N
最大时钟频率：	133 MHz	JESD-30 代码：	S-PBGA-B256
长度：	14 mm	可配置逻辑块数量：	960
输入次数：	206	逻辑单元数量：	7680
输出次数：	206	端子数量：	256
最高工作温度：	100 °C	最低工作温度：	-40 °C
组织：	960 CLBS	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFBGA	封装等效代码：	BGA256,16X16,32
封装形状：	SQUARE	封装形式：	GRID ARRAY, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	1.2 V
可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY	认证状态：	Not Qualified
座面最大高度：	1.7 mm	子类别：	Field Programmable Gate Arrays
最大供电电压：	1.26 V	最小供电电压：	1.14 V
标称供电电压：	1.2 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	14 mm	Base Number Matches：	1

iCE40HX8K-CT256 数据手册

iCE40^™HX-Series

Ultra Low-Power

FPGA Family

October 03, 2012 (1.32)

Data Sheet

Figure 1: iCE40 HX-Series Family Architectural Features

 HX-Series - optimized for high

Programmable

performance

Logic Block (PLB)

267 µA at f =0 kHz

 Low cost package offerings

 80% faster than iCE65

(Typical)

I/O Bank 0

 Proven, high-volume 40 nm, low-power

CMOS technology

Programmable Interconnect

 Integrated Phase-Locked Loop (PLL)

 Clock multiplication/division for display, SerDes,

and memory interface applications

 Up to 533 MHz PLL Output

 Reprogrammable from a variety of

methods and sources

 Flexible programmable logic and

programmable interconnect fabric

 8K look-up tables (LUT4) and flip-flops

 Low-power logic and interconnect

NVCM

PLL

 Complete iCEcube^™development system

 Windows^®and Linux^®support

SPI

I/O Bank 2

Config

 VHDL and Verilog logic synthesis

 Place and route software

Carry logic

Four-input

Look-Up Table

(LUT4)

Phase-Locked

Loop

Nonvolatile Configuration

Memory (NVCM)

Flip-flop with enable

and reset controls

 Design and IP core libraries

 Low-cost iCEman40HX development board

Table 1: iCE40HX Ultra Low-Power Programmable Logic Family Summary

Part Number

Logic Cells (LUT + Flip-Flop)

RAM4K Memory Blocks

HX1K

1,280

HX4K

3,520

HX8K

7,680

RAM4K RAM bits

64K

245 Kb

267 µA

80K

533 Kb

667 µA

107

128K

1,057 Kb

1100 µA

206

Phase-Locked Loops (PLLs)

Configuration bits (maximum)

Core Operating Power 0 KHz¹

Maximum Programmable I/O Pins

Maximum Differential Input Pairs

Package

Code Area mm Pitch mm

PIO: Max I/O (LVDS)

CM225

CB132

CT256

VQ100

TQ144

7x7

225-ball ucBGA

132-ball csBGA

256-ball caBGA

100-pin VQFP²

144-pin TQFP

0.4

0.5

0.8

0.5

178(23)

8x8

95(11)

95(12)

14x14

20x20

206(26)

72(9)

96(12)

107(14)

Note 1: At 1.2V VCC, 25°C 2: No PLL Available

www.latticesemi.com

(1.32, 03-OCT-2012)

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