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IC42S16102-5BG

更新时间： 2024-02-22 09:51:02

品牌	Logo	应用领域
矽成 - ICSI		内存集成电路动态存储器时钟
页数	文件大小	规格书
78页	764K
描述
512K x 16 Bit x 2 Banks (16-MBIT) SDRAM

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IC42S16102-5BG 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	SOP, TSOP50,.46,32	Reach Compliance Code：	compliant
风险等级：	5.75	访问模式：	DUAL BANK PAGE BURST
最长访问时间：	4.5 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	200 MHz	I/O 类型：	COMMON
交错的突发长度：	1,2,4,8	JESD-30 代码：	R-PDSO-G50
JESD-609代码：	e3	内存密度：	16777216 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	16
功能数量：	1	端口数量：	1
端子数量：	50	字数：	1048576 words
字数代码：	1000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	1MX16	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装等效代码：	TSOP50,.46,32	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	4096
自我刷新：	YES	连续突发长度：	1,2,4,8,FP
最大待机电流：	0.002 A	子类别：	DRAMs
最大压摆率：	0.15 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	Base Number Matches：	1

IC42S16102-5BG 数据手册

IC42S16102

AC CHARACTERISTICS^(1,2,3)

-5

-6

-7

Symbol Parameter

Min. Max.

Min.

Max Units

t^CK3

tCK2

Clock Cycle Time

CAS Latency = 3

CAS Latency = 2

—

8.6

—

t^AC3

Access Time From CLK⁽⁴⁾

CAS Latency = 3

—

4.5

—

5.5

—

tAC2

CAS Latency = 2

—

tCHI

tCL

tOH

tLZ

CLK HIGH Level Width

CLK LOW Level Width

Output Data Hold Time

2.5

Output LOW Impedance Time

t^HZ3

Output HIGH Impedance Time⁽⁵⁾

CAS Latency = 3

CAS Latency = 2

—

4.5

—

5.5

—

tHZ2

—

tDS

tDH

tAS

tAH

tCKS

tCKH

tCKA

tCS

tCH

tRC

tRAS

tRP

tRCD

tRRD

tDPL

Input Data Setup Time

Input Data Hold Time

Address Setup Time

Address Hold Time

CKE Setup Time

CKE Hold Time

—

CKE to CLK Recovery Delay Time

1CLK+3

Command Setup Time (CS, RAS, CAS, WE, DQM)

Command Hold Time (CS, RAS, CAS, WE, DQM)

Command Period (REF to REF / ACT to ACT)

Command Period (ACT to PRE)

Command Period (PRE to ACT)

Active Command To Read / Write Command Delay Time

Command Period (ACT [0] to ACT[1])

30 100,000

2CLK

36 100,000

2CLK

42 100,000 ns

2CLK

—

Input Data To Precharge

Command Delay time

tDAL

Input Data To Active / Refresh

2CLK+tRP

—

2CLK+tRP

—

2CLK+tRP

—

Command Delay time (During Auto-Precharge)

tTTransition Time

—

tREF

Refresh Cycle Time (4096)

Notes:

1. When power is first applied, memory operation should be started 100 µs after Vcc and VccQ reach their stipulated

voltages. Also note that the power-on sequence must be executed before starting memory operation.

2. Measured with t^T= 1 ns.

3. The reference level is 1.4 V when measuring input signal timing. Rise and fall times are measured between V^IH(min.) and

VIL (max.).

4. Access time is measured at 1.4V with the load shown in the figure below.

5. The time t^HZ(max.) is defined as the time required for the output voltage to transition by ± 200 mV from VOH (min.) or VOL

(max.) when the output is in the high impedance state.

Integrated Circuit Solution Inc.

DR042-0A 01/18/2005

1...4 5 678 9 10...78

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