Datasheet > HY57V56820CLTP-P

HY57V56820CLTP-P

更新时间： 2024-11-02 19:52:35

品牌	Logo	应用领域
海力士 - HYNIX		时钟动态存储器光电二极管内存集成电路
页数	文件大小	规格书
12页	87K
描述
Synchronous DRAM, 32MX8, 6ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, LEAD FREE, TSOP2-54

阅读下载

中文翻译

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

HY57V56820CLTP-P 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	TSOP2
包装说明：	TSOP2, TSOP54,.46,32	针数：	54
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.24	风险等级：	5.84
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	6 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	100 MHz
I/O 类型：	COMMON	交错的突发长度：	1,2,4,8
JESD-30 代码：	R-PDSO-G54	JESD-609代码：	e6
长度：	22.238 mm	内存密度：	268435456 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	8
功能数量：	1	端口数量：	1
端子数量：	54	字数：	33554432 words
字数代码：	32000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	32MX8	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装等效代码：	TSOP54,.46,32	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
刷新周期：	8192	座面最大高度：	1.194 mm
自我刷新：	YES	连续突发长度：	1,2,4,8,FP
最大待机电流：	0.002 A	子类别：	DRAMs
最大压摆率：	0.2 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Bismuth (Sn/Bi)
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	20
宽度：	10.16 mm	Base Number Matches：	1

HY57V56820CLTP-P 数据手册

HY57V56820C(L)TP

4 Banks x 8M x 8Bit Synchronous DRAM

DESCRIPTION

The HY57V56820C is a 268,435,456bit CMOS Synchronous DRAM, ideally suited for the main memory applications which require

large memory density and high bandwidth. The HY57V56820C is organized as 4banks of 8,388,608x8.

The HY57V56820C is offering fully synchronous operation referenced to a positive edge of the clock. All inputs and outputs are syn-

chronized with the rising edge of the clock input. The data paths are internally pipelined to achieve very high bandwidth. All input and

output voltage levels are compatible with LVTTL.

Programmable options include the length of pipeline (Read latency of 2 or 3), the number of consecutive read or write cycles initiated

by a single control command (Burst length of 1,2,4,8 or full page), and the burst count sequence(sequential or interleave). A burst of

read or write cycles in progress can be terminated by a burst terminate command or can be interrupted and replaced by a new burst

read or write command on any cycle. (This pipelined design is not restricted by a `2N` rule.)

FEATURES

•

Single 3.3±0.3V power supply

•

Auto refresh and self refresh

All device pins are compatible with LVTTL interface

8192 refresh cycles / 64ms

JEDEC standard 400mil 54pin TSOP-II with 0.8mm of pin

pitch

Programmable Burst Length and Burst Type

- 1, 2, 4, 8 or Full page for Sequential Burst

- 1, 2, 4 or 8 for Interleave Burst

•

All inputs and outputs referenced to positive edge of sys-

tem clock

•

Data mask function by DQM

Internal four banks operation

•

Programmable CAS Latency ; 2, 3 Clocks

ORDERING INFORMATION

Part No.

Clock Frequency

Power

Organization

Interface

Package

HY57V56820CTP-6

HY57V56820CTP-K

HY57V56820CTP-H

HY57V56820CTP-8

HY57V56820CTP-P

HY57V56820CTP-S

HY57V56820CLTP-6

HY57V56820CLTP-K

HY57V56820CLTP-H

HY57V56820CLTP-8

HY57V56820CLTP-P

HY57V56820CLTP-S

166MHz

133MHz

125MHz

100MHz

166MHz

133MHz

125MHz

100MHz

Normal

400mil 54pin TSOP II

Lead free

4Banks x 8Mbits x8

LVTTL

Low

power

This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any

responsibility for use of circuits described. No patent licenses are implied.

Rev. 0.1 / Jul. 2005

12 3 4 5 6 7...12

中文翻译

下载PDF

与HY57V56820CLTP-P相关器件

型号	品牌	获取价格	描述	数据表
HY57V56820CLT-S	HYNIX	获取价格	4 Banks x 8M x 8Bit Synchronous DRAM
HY57V56820CT	HYNIX	获取价格	4 Banks x 8M x 8Bit Synchronous DRAM
HY57V56820CT-6	HYNIX	获取价格	4 Banks x 8M x 8Bit Synchronous DRAM
HY57V56820CT-8	HYNIX	获取价格	4 Banks x 8M x 8Bit Synchronous DRAM
HY57V56820CT-H	HYNIX	获取价格	4 Banks x 8M x 8Bit Synchronous DRAM
HY57V56820CT-K	HYNIX	获取价格	4 Banks x 8M x 8Bit Synchronous DRAM
HY57V56820CT-P	HYNIX	获取价格	4 Banks x 8M x 8Bit Synchronous DRAM
HY57V56820CTP-6	HYNIX	获取价格	Synchronous DRAM, 32MX8, 5.4ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, LEAD FREE
HY57V56820CTP-K	HYNIX	获取价格	暂无描述
HY57V56820CTP-P	HYNIX	获取价格	Synchronous DRAM, 32MX8, 6ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, LEAD FREE,

与HY57V56820CLTP-P相关文章

英伟达新AI芯片Rubin或提前半年亮相
2024-11-05

6
苹果iPhone 17将全系采用三星/LG显示LTPO OLED面板
2024-11-05

3
三星深化印度制造布局，供应链本地化进程加速
2024-10-29

24
芯擎科技“星辰一号”自动驾驶芯片点亮成功，2025年量产在即
2024-10-29

25

产品中心

服务支持

精选活动

关于我们

帮助中心

HY57V56820CLTP-P

HY57V56820CLTP-P 技术参数

HY57V56820CLTP-P 数据手册

与HY57V56820CLTP-P相关器件

与HY57V56820CLTP-P相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

HY57V56820CLTP-P

HY57V56820CLTP-P 技术参数

HY57V56820CLTP-P 数据手册

与HY57V56820CLTP-P相关器件

与HY57V56820CLTP-P相关文章

您还可以找

您在本页遇到什么问题？