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HI1-574AUD/883

更新时间： 2024-01-11 20:36:34
品牌 Logo 应用领域
英特矽尔 - INTERSIL 转换器微处理器
页数 文件大小 规格书
18页 202K
描述
Complete, 12-Bit A/D Converters with Microprocessor Interface

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HI1-574AUD/883 技术参数

生命周期：Contact Manufacturer包装说明：DIP,
Reach Compliance Code：unknownECCN代码：3A001.A.2.C
HTS代码：8542.39.00.01风险等级：5.63
最大模拟输入电压：10 V最小模拟输入电压：-10 V
最长转换时间：25 µs转换器类型：ADC, SUCCESSIVE APPROXIMATION
JESD-30 代码：R-CDIP-T28最大线性误差 (EL)：0.0244%
标称负供电电压：-12 V模拟输入通道数量：1
位数：12功能数量：1
端子数量：28最高工作温度：125 °C
最低工作温度：-55 °C输出位码：BINARY
输出格式：PARALLEL, WORD封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：DIP封装形状：RECTANGULAR
封装形式：IN-LINE认证状态：Not Qualified
采样并保持/跟踪并保持：SAMPLE筛选级别：MIL-STD-883
标称供电电压：12 V表面贴装：NO
温度等级：MILITARY端子形式：THROUGH-HOLE
端子位置：DUALBase Number Matches：1

HI1-574AUD/883 数据手册

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HI-574A, HI-674A, HI-774  
o
Timing Specifications (HI-574A) 25 C, Note 2, Unless Otherwise Specified (Continued)  
SYMBOL  
PARAMETER  
MIN  
50  
50  
50  
50  
50  
0
TYP  
MAX  
UNITS  
ns  
t
CE Pulse Width  
-
-
-
-
HEC  
t
CS to CE Setup  
ns  
SSC  
HSC  
SRC  
HRC  
t
t
CS Low During CE High  
R/C to CE Setup  
-
-
ns  
-
-
ns  
t
R/C Low During CE High  
-
-
ns  
t
A
A
to CE Setup  
-
-
ns  
SAC  
O
t
Valid During CE High  
50  
15  
10  
-
-
ns  
HAC  
O
t
Conversion Time  
12-Bit Cycle T  
MIN  
to T  
20  
13  
25  
17  
µs  
C
MAX  
8-Bit Cycle T  
MIN  
to T  
µs  
MAX  
READ MODE  
t
t
Access Time from CE  
Data Valid After CE Low  
Output Float Delay  
CS to CE Setup  
-
25  
-
75  
150  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
DD  
-
-
HD  
t
100  
150  
HL  
t
50  
0
-
-
-
-
-
-
-
-
SSR  
SRR  
t
R/C to CE Setup  
-
t
A
to CE Setup  
50  
0
-
SAR  
HSR  
HRR  
O
t
CS Valid After CE Low  
R/C High After CE Low  
-
t
0
-
-
t
A
Valid After CE Low  
50  
300  
HAR  
O
t
STS Delay After Data Valid  
1200  
HS  
o
Timing Specifications (HI-674A) 25 C, Note 2, Unless Otherwise Specified  
SYMBOL  
PARAMETER  
MIN  
TYP  
MAX  
UNITS  
CONVERT MODE  
t
t
STS Delay from CE  
CE Pulse Width  
-
-
-
200  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
µs  
µs  
DSC  
50  
50  
50  
50  
50  
0
-
-
HEC  
t
CS to CE Setup  
-
SSC  
HSC  
SRC  
HRC  
t
t
CS Low During CE High  
R/C to CE Setup  
-
-
-
-
t
R/C Low During CE High  
-
-
t
A
A
to CE Setup  
-
-
SAC  
O
t
Valid During CE High  
50  
9
-
-
HAC  
O
t
Conversion Time  
12-Bit Cycle T  
MIN  
to T  
12  
8
15  
10  
C
MAX  
8-Bit Cycle T  
MIN  
to T  
6
MAX  
READ MODE  
t
t
Access Time from CE  
Data Valid After CE Low  
Output Float Delay  
-
25  
-
75  
-
150  
-
ns  
ns  
ns  
DD  
HD  
t
100  
150  
HL  
6-959  
1...567891011...18

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