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GS4576S09GL-24T

更新时间： 2024-11-09 21:10:23

品牌	Logo	应用领域
GSI		动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
63页	2207K
描述
DDR DRAM, 64MX9, CMOS, PBGA144, ROHS COMPLIANT, UBGA-144

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GS4576S09GL-24T 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	End Of Life	零件包装代码：	BGA
包装说明：	TFBGA,	针数：	144
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.B
HTS代码：	8542.32.00.32	风险等级：	5.12
访问模式：	MULTI BANK PAGE BURST	其他特性：	AUTO/SELF REFRESH
JESD-30 代码：	R-PBGA-B144	JESD-609代码：	e1
长度：	18.5 mm	内存密度：	603979776 bit
内存集成电路类型：	DDR DRAM	内存宽度：	9
湿度敏感等级：	3	功能数量：	1
端口数量：	1	端子数量：	144
字数：	67108864 words	字数代码：	64000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	64MX9
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	1.2 mm	自我刷新：	YES
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	11 mm
Base Number Matches：	1

GS4576S09GL-24T 数据手册

GS4576S09/18L

533 MHz–300 MHz

144-Ball BGA

Commercial Temp

Industrial Temp

64M x 9, 32M x 18

576Mb SIO Low Latency DRAM (LLDRAM II )

2.5 V V_EXT

1.8 V V_DD

1.5 V or 1.8 V V_DDQ

Features

Introduction

• Pin- and function-compatible with Micron RLDRAM® II

• 533 MHz DDR operation (1.067Gb/s/pin data rate)

• 38.4 Gb/s peak bandwidth (x18 at 533 MHz clock frequency)

• 32M x 18 and 64M x 9 organizations available

• 8 banks

• Reduced cycle time (15 ns at 533 MHz)

• Address Multiplexing (Nonmultiplexed address option

available)

• SRAM-type interface

• Programmable Read Latency (RL), row cycle time, and burst

sequence length

• Balanced Read and Write Latencies in order to optimize data

bus utilization

The GSI Technology 576Mb Low Latency DRAM 

(LLDRAM II) is a high speed memory device designed for

high address rate data processing typically found in networking

and telecommunications applications. The 8-bank architecture

and low tRC allows access rates formerly only found in

SRAMs.

The Double Data Rate (DDR) I/O interface provides high

bandwidth data transfers, clocking out two beats of data per

clock cycle at the I/O balls. Source-synchronous clocking can

be implemented on the host device with the provided free-

running data output clock.

• Data mask for Write commands

Commands, addresses, and control signals are single data rate

signals clocked in by the True differential input clock

transition, while input data is clocked in on both crossings of

the input data clock(s).

• Differential input clocks (CK, CK)

• Differential input data clocks (DKx, DKx)

• On-chip DLL generates CK edge-aligned data and output

data clock signals

• Data valid signal (QVLD)

Read and Write data transfers always in short bursts. The burst

length is programmable to 2, 4 or 8 by setting the Mode

• 32 ms refresh (16K refresh for each bank; 128K refresh

command must be issued in total each 32 ms)

• 144-ball BGA package

• HSTL I/O (1.5 V or 1.8 V nominal)

The device is supplied with 2.5 V V

and 1.8 V V for the

EXT DD

• 25–60 matched impedance outputs

core, and 1.5 V or 1.8 V for the HSTL output drivers.

• 2.5 V V , 1.8 V V , 1.5 V or 1.8 V V I/O

DDQ

EXT

• On-die termination (ODT) R

Internally generated row addresses facilitate bank-scheduled

refresh.

• Commerical and Industrial Temperature

Commercial (+0° T +95°C)

The device is delivered in an efficent BGA 144-ball package.

Industrial (–40° T +95°C)

Rev: 1.03 11/2013

1/63

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

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