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GM71C18160CJ-5

更新时间： 2024-01-18 05:47:27
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10页 112K
描述
x16 Fast Page Mode DRAM

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GM71C18160CJ-5 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
Reach Compliance Code：unknown风险等级：5.78
访问模式：FAST PAGE最长访问时间：50 ns
其他特性：RAS ONLY/CAS BEFORE RAS/HIDDEN REFRESHI/O 类型：COMMON
JESD-30 代码：R-PDSO-J42JESD-609代码：e0
内存密度：16777216 bit内存集成电路类型：FAST PAGE DRAM
内存宽度：16功能数量：1
端口数量：1端子数量：42
字数：1048576 words字数代码：1000000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：1MX16
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：SOJ封装等效代码：SOJ42,.44
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
认证状态：Not Qualified刷新周期：1024
自我刷新：NO最大待机电流：0.001 A
子类别：DRAMs最大压摆率：0.19 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

GM71C18160CJ-5 数据手册

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GM71C18160C  
GM71CS18160CL  
Capacitance (VCC = 5V+/-10%, TA = 25C)  
Symbol  
Parameter  
Input Capacitance (Address)  
Input Capacitance (Clocks)  
Output Capacitance (Data-In/Out)  
M in  
Max  
Unit  
pF  
Note  
C
C
C
I1  
-
-
-
5
7
1
1
I2  
pF  
I/O  
7
pF  
1, 2  
Note: 1. Capacitance measured with B oonton Meter or effective capacitance measuring method.  
2. UCAS and LCAS = VIH to disable DOUT  
.
AC Characteristics (VCC = 5V+/-10%, TA = 0 ~ +70C, Note 1, 2, 18)  
Test Conditions  
Input rise and fall times : 5 ns  
Output timing reference levels : 0.4V, 2.4V  
Output load : 2TTL gate + CL (100 pF)  
(Including scope and jig)  
Input timing reference levels : 0.8V , 2.4V  
R ead, W r ite, Read-Modify-W r ite and Refr esh Cycles (Common Parameters)  
GM71C(S)18160 GM71C(S)18160 GM71C(S)18160  
C/CL-5  
C/CL-6  
C/CL-7  
Unit  
Note  
Symbol  
Parameter  
Min Max Min Max Min Max  
Random Read or Write Cycle Time  
R A S Precharge Time  
90  
30  
-
-
110  
40  
-
-
130  
50  
-
-
ns  
ns  
t
R C  
tRP  
CAS Precharge Time  
7
-
10  
60  
-
10  
70  
-
ns  
24  
t
CP  
ns  
ns  
ns  
ns  
tR A S  
RAS Pulse Width  
50 10,000  
13 10,000  
10,000  
10,000  
tCAS  
CAS Pulse Width  
15 10,000  
18 10,000  
tA S R  
Row Address Set up Time  
Row Address Hold Time  
Column Address Set-up Time  
0
7
0
-
-
-
0
10  
0
-
-
-
0
10  
0
-
-
-
tRAH  
tASC  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
21  
21  
3
tCAH  
Column Address Hold Time  
RAS to CAS Delay Time  
RAS to Column Address Delay Time  
RAS Hold Time  
7
17  
12  
13  
50  
5
-
45  
30  
-
10  
20  
15  
15  
60  
5
-
45  
30  
-
15  
20  
15  
18  
70  
5
-
52  
35  
-
tRCD  
tR A D  
4
tRSH  
23  
CAS Hold Time  
-
-
-
tCSH  
CAS to RAS Precharge Time  
OE to DIN Delay Time  
-
-
-
22  
5
tCRP  
tODD  
13  
0
-
15  
0
-
18  
0
-
tDZO  
OE Delay Time from DIN  
CAS Delay Time from DIN  
T ransition Time (Rise and Fall)  
-
-
-
6
0
-
0
-
0
-
6
tDZC  
tT  
3
50  
3
50  
3
50  
7
Rev 0.1 / Apr’01  
12345678...10

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