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FS61857-01

更新时间： 2024-02-25 23:14:02

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AMI		光电二极管
页数	文件大小	规格书
7页	103K
描述
Clock Driver, CMOS, PDSO48,

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技术参数
数据手册

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FS61857-01 技术参数

生命周期：	Obsolete	包装说明：	TSSOP, TSSOP48,.3,20
Reach Compliance Code：	unknown	风险等级：	5.84
JESD-30 代码：	R-PDSO-G48	端子数量：	48
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP48,.3,20	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	电源：	2.5 V
认证状态：	Not Qualified	子类别：	Clock Drivers
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	DUAL	Base Number Matches：	1

FS61857-01 数据手册

FS61857-01

1:10 HSTL Zero-Delay Clock Buffer IC

AMERICAN MICROSYSTEMS, INC.

Advance Information

November 2000

Table 6: AC Timing Specifications

Unless otherwise stated, all power supplies = 2.5V, no load on any output, and ambient temperature T_A= 25°C. Parameters denoted with an asterisk ( * ) represent nominal characterization data and

are not currently production tested to any specific limits. MIN and MAX characterization data are ± 3σ from typical.

PARAMETER

SYMBOL

CONDITIONS/DESCRIPTION

MIN.

TYP.

MAX.

UNITS

Overall

Clock Skew, Output to Output *

Dynamic Phase Offset

t_sk(o)

t_dΦ

t_Φ

Measured V_Xbetween two output pairs C_L= 15pF

Spread modulation ON

Does not include jitter

Time required for the PLL to achieve phase lock

Static Phase Offset

Clock Stabilization Time *

Phase-Lock Loop

Loop Bandwidth *

-120

2.0

120

For calculation of Tracking Skew

MHz

Phase Angle *

-0.031

Phase Error *

From rising edge on CLK to rising edge on FBIN

Clock Outputs (1Y0:9, FBOUT)

Duty Cycle *

Jitter, Cycle-cycle *

(peak-peak)

d_t

t_j(CC)

-75

Jitter, Period *

(peak-peak)

Jitter, Half-Period *

(peak-peak)

t_j(∆P)

-75

t_j(∆½P)

-100

100

Rise Time *

Fall Time *

Enable Delay *

Disable Delay *

t_r

t_f

t_DLH

t_DHL

V_O= 0.5V to 2.0V; C_L= 15pF

V_O= 2.0V to 0.5V; C_L= 15pF

via PWRDWN#

0.75

1.5

via PWRDWN#

ISO9001

QS9000

1 2 3 456 7

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型号	品牌	描述	获取价格	数据表
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