Datasheet > 可编程逻辑 > 现场可编程门阵列> EX128-PTQ100A

EX128-PTQ100A

更新时间： 2024-02-15 22:27:21

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ACTEL		现场可编程门阵列可编程逻辑
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44页	384K
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eX Automotive Family FPGAs

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EX128-PTQ100A 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	LFQFP,	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.89
其他特性：	LG-MIN; WD-MIN; TERM PITCH-MIN	最大时钟频率：	357 MHz
CLB-Max的组合延迟：	0.7 ns	JESD-30 代码：	S-PQFP-G100
JESD-609代码：	e0	长度：	14 mm
湿度敏感等级：	3	等效关口数量：	6000
端子数量：	100	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	6000 GATES
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	225	可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY
座面最大高度：	1.6 mm	最大供电电压：	2.7 V
最小供电电压：	2.3 V	标称供电电压：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	14 mm	Base Number Matches：	1

EX128-PTQ100A 数据手册

v3.2

™

eX Automotive Family FPGAs

•

No Power-Up/Down Sequence Required for Supply

Voltages

Configurable Weak Resistor Pull-Up or Pull-Down

for Tristated Outputs during Power-Up

Individual Output Slew-Rate Control

2.5 V and 3.3 V I/Os

Software Design Support with Actel Designer and

Libero^®Integrated Design Environment (IDE)

Tools

Up to 100% Resource Utilization with 100% Pin

Locking

Specifications

•

3,000 to 12,000 Available System Gates

Maximum 512 Flip-Flops (Using CC Macros)

0.22 µm CMOS Process Technology

•

Up to 132 User-Programmable I/O Pins

Features

•

250 MHz Internal Performance, Low-Power Antifuse

FPGA

•

Deterministic Timing

•

Advanced Small-Footprint Packages

Pin-to-Pin Compatibility with eX Commercial- and

Industrial-Grade Devices

Hot-Swap Compliant I/Os

Single-Chip Solution

Nonvolatile

Live on Power-Up

Unique In-System Diagnostic and Verification

Capability with Silicon Explorer II

Boundary Scan Testing in Compliance with IEEE

Standard 1149.1 (JTAG)

FuseLock™ Secure Programming Technology

Prevents Reverse Engineering and Design Theft

•

Product Profile

Device

eX64

eX128

eX256

Capacity

3,000

2,000

6,000

4,000

12,000

8,000

System Gates

Typical Gates

Dedicated Flip-Flops

Maximum Flip-Flops

128

256

512

Combinatorial Cells

Maximum User I/Os

128

256

100

512

132

Global Clocks

Hardwired

Routed

Speed Grades*

Std.

Temperature Grades*

Package (by pin count)

TQFP

CSP

64, 100

49, 128

64, 100

49, 128

100

128, 180

Note: * The eX family is also offered in commercial and industrial temperature grades with –F, –P, and Std. speed grades. Refer to the eX

Family FPGAs datasheet for more details.

June 2006

12 3 4 5 6 7...44

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