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EPF10K20RC208-3N PDF预览

EPF10K20RC208-3N

更新时间： 2024-01-12 23:43:35
品牌 Logo 应用领域
阿尔特拉 - ALTERA 时钟LTE栅输入元件可编程逻辑
页数 文件大小 规格书
128页 637K
描述
Loadable PLD, 0.5ns, CMOS, PQFP208, RQFP-208

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EPF10K20RC208-3N 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：HFQFP, HQFP208,1.2SQ,20Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：7.78其他特性：1152 LOGIC ELEMENTS; CONFIGURABLE I/O OPERATION WITH 3.3V OR 5V
最大时钟频率：71.43 MHzJESD-30 代码：S-PQFP-G208
JESD-609代码：e3长度：28 mm
湿度敏感等级：3专用输入次数：4
I/O 线路数量：147输入次数：147
逻辑单元数量：1152输出次数：147
端子数量：208最高工作温度：70 °C
最低工作温度：组织：4 DEDICATED INPUTS, 147 I/O
输出函数：REGISTERED封装主体材料：PLASTIC/EPOXY
封装代码：HFQFP封装等效代码：HQFP208,1.2SQ,20
封装形状：SQUARE封装形式：FLATPACK, HEAT SINK/SLUG, FINE PITCH
峰值回流温度（摄氏度）：245电源：3.3/5 V
可编程逻辑类型：LOADABLE PLD传播延迟：0.5 ns
认证状态：Not Qualified座面最大高度：4.1 mm
子类别：Field Programmable Gate Arrays最大供电电压：5.25 V
最小供电电压：4.75 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：28 mmBase Number Matches：1

EPF10K20RC208-3N 数据手册

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FLEX 10K Embedded Programmable Logic Device Family Data Sheet  
Notes to tables:  
(1) FLEX 10K and FLEX 10KA device package types include plastic J-lead chip carrier (PLCC), thin quad flat pack  
(TQFP), plastic quad flat pack (PQFP), power quad flat pack (RQFP), ball-grid array (BGA), pin-grid array (PGA),  
and FineLine BGATM packages.  
(2) This option is supported with a 256-pin FineLine BGA package. By using SameFrame pin migration, all FineLine  
BGA packages are pin compatible. For example, a board can be designed to support both 256-pin and 484-pin  
FineLine BGA packages. The Altera software automatically avoids conflicting pins when future migration is set.  
Altera’s FLEX 10K devices are the industry’s first embedded PLDs. Based  
on reconfigurable CMOS SRAM elements, the Flexible Logic Element  
MatriX (FLEX) architecture incorporates all features necessary to  
implement common gate array megafunctions. With up to 250,000 gates,  
the FLEX 10K family provides the density, speed, and features to integrate  
entire systems, including multiple 32-bit buses, into a single device.  
General  
Description  
FLEX 10K devices are reconfigurable, which allows 100% testing prior to  
shipment. As a result, the designer is not required to generate test vectors  
for fault coverage purposes. Additionally, the designer does not need to  
manage inventories of different ASIC designs; FLEX 10K devices can be  
configured on the board for the specific functionality required.  
Table 6 shows FLEX 10K performance for some common designs. All  
performance values were obtained with Synopsys DesignWare or LPM  
functions. No special design technique was required to implement the  
applications; the designer simply inferred or instantiated a function in a  
Verilog HDL, VHDL, Altera Hardware Description Language (AHDL), or  
schematic design file.  
Table 6. FLEX 10K & FLEX 10KA Performance  
Application  
Resources  
Used  
Performance  
Units  
LEs EABs  
-1 Speed  
Grade  
-2 Speed  
Grade  
-3 Speed  
Grade  
-4 Speed  
Grade  
16-bit loadable  
16  
0
204  
166  
125  
95  
MHz  
counter (1)  
16-bit accumulator (1) 16  
16-to-1 multiplexer (2) 10  
0
0
1
204  
4.2  
166  
5.8  
125  
6.0  
95  
7.0  
84  
MHz  
ns  
256 × 8 RAM read  
cycle speed (3)  
0
172  
145  
108  
MHz  
256 × 8 RAM write  
cycle speed (3)  
0
1
106  
89  
68  
63  
MHz  
Notes:  
(1) The speed grade of this application is limited because of clock high and low specifications.  
(2) This application uses combinatorial inputs and outputs.  
(3) This application uses registered inputs and outputs.  
Altera Corporation  
5
 
 
 
 
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EPF10K20RC208-3N 替代型号

型号 品牌 替代类型 描述 数据表
EPF10K20RI208-4 ALTERA

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