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EP600IPC-45

更新时间： 2024-10-28 19:21:59

品牌	Logo	应用领域
阿尔特拉 - ALTERA		时钟光电二极管可编程逻辑
页数	文件大小	规格书
42页	285K
描述
OT PLD, 45ns, PDIP24, PLASTIC, DIP-24

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EP600IPC-45 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	PLASTIC, DIP-24
针数：	24	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.76	其他特性：	SEATED HGT-NOM
最大时钟频率：	26.3 MHz	JESD-30 代码：	R-PDIP-T24
JESD-609代码：	e0	长度：	26.162 mm
端子数量：	24	最高工作温度：	70 °C
最低工作温度：		输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	DIP
封装形状：	RECTANGULAR	封装形式：	IN-LINE
可编程逻辑类型：	OT PLD	传播延迟：	45 ns
座面最大高度：	3.81 mm	最大供电电压：	5.25 V
最小供电电压：	4.75 V	标称供电电压：	5 V
表面贴装：	NO	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
宽度：	7.62 mm	Base Number Matches：	1

EP600IPC-45 数据手册

Classic

EPLD Family

May 1999, ver. 5

Data Sheet

■

Complete device family with logic densities of 300 to 900 usable gates

(see Table 1)

Device erasure and reprogramming with non-volatile EPROM

configuration elements

Fast pin-to-pin logic delays as low as 10 ns and counter frequencies

as high as 100 MHz

24 to 68 pins available in dual in-line package (DIP), plastic J-lead

chip carrier (PLCC), pin-grid array (PGA), and small-outline

integrated circuit (SOIC) packages

Features

■

Programmable security bit for protection of proprietary designs

100% generically tested to provide 100% programming yield

Programmable registers providing D, T, JK, and SR flipflops with

individual clear and clock controls

■

Software design support featuring the Altera^®MAX+PLUS^®II

development system on Windows-based PCs, as well as

Sun SPARCstation, HP 9000 Series 700/800, IBM RISC System/6000

workstations, and third-party development systems

Programming support with Altera’s Master Programming Unit

(MPU); programming hardware from Data I/O, BP Microsystems,

and other third-party programming vendors

Additional design entry and simulation support provided by EDIF,

library of parameterized modules (LPM), Verilog HDL, VHDL, and

other interfaces to popular EDA tools from manufacturers such as

Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys,

Synplicity, and VeriBest

■

Table 1. Classic Device Features

Feature EP610

EP910

EP910I

EP1810

EP610I

Usable gates

300

450

900

Macrocells

Maximum user I/O pins

(ns)

(MHz)

100

76.9

CNT

Altera Corporation

745

A-DS-CLASSIC-05

12 3 4 5 6 7...42

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与EP600IPC-45相关器件

型号	品牌	获取价格	描述	数据表
EP600IPC-55	ALTERA	获取价格	OT PLD, 55ns, PDIP24, PLASTIC, DIP-24
EP600IPI-55	ALTERA	获取价格	Programmable Logic Device, 55ns, PAL-Type, CMOS, PDIP24
EP600JC	ALTERA	获取价格	UV PLD, 55ns, PAL-Type, CMOS, CQCC28, WINDOWED, CERAMIC, LCC-28
EP600JC-1	ALTERA	获取价格	UV PLD, 25ns, PAL-Type, CMOS, CQCC28, WINDOWED, CERAMIC, LCC-28
EP600JC-3	ETC	获取价格	UV-Erasable/OTP PLD
EP600JI	ALTERA	获取价格	UV PLD, 55ns, PAL-Type, CMOS, CQCC28, WINDOWED, CERAMIC, LCC-28
EP600JI-3	ALTERA	获取价格	UV PLD, 45ns, PAL-Type, CMOS, CQCC28, WINDOWED, CERAMIC, LCC-28
EP600JM	ETC	获取价格	UV-Erasable/OTP PLD
EP600JM883B	ALTERA	获取价格	UV PLD, 55ns, PAL-Type, CMOS, CQCC28, WINDOWED, CERAMIC, LCC-28
EP600JM883BX	ALTERA	获取价格	Programmable Logic Device, 55ns, PAL-Type, CMOS, CQCC28

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