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EP3CLS100U484C8N

更新时间： 2024-01-11 10:11:31

品牌	Logo	应用领域
英特尔 - INTEL		时钟 LTE 栅可编程逻辑
页数	文件大小	规格书
32页	760K
描述
Field Programmable Gate Array, 100448 CLBs, 450MHz, 100448-Cell, CMOS, PBGA484, LEAD FREE, UBGA-484

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EP3CLS100U484C8N 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	BGA
包装说明：	LEAD FREE, UBGA-484	针数：	484
Reach Compliance Code：	unknown	ECCN代码：	3A991
HTS代码：	8542.39.00.01	风险等级：	5.28
最大时钟频率：	450 MHz	JESD-30 代码：	S-PBGA-B484
JESD-609代码：	e1	长度：	19 mm
湿度敏感等级：	3	可配置逻辑块数量：	100448
输入次数：	278	逻辑单元数量：	100448
输出次数：	278	端子数量：	484
最高工作温度：	85 °C	最低工作温度：
组织：	100448 CLBS	封装主体材料：	PLASTIC/EPOXY
封装代码：	FBGA	封装等效代码：	BGA484,22X22,32
封装形状：	SQUARE	封装形式：	GRID ARRAY, FINE PITCH
峰值回流温度（摄氏度）：	260	电源：	1.2,1.2/3.3,2.5 V
可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY	认证状态：	Not Qualified
座面最大高度：	2.05 mm	子类别：	Field Programmable Gate Arrays
最大供电电压：	1.25 V	最小供电电压：	1.15 V
标称供电电压：	1.2 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子节距：	0.5 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	40	宽度：	19 mm
Base Number Matches：	1

EP3CLS100U484C8N 数据手册

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2–10

Chapter 2: Cyclone III LS Device Datasheet

Electrical Characteristics

Schmitt Trigger Input

Cyclone III LS devices support Schmitt trigger input on TDI

CONF_DONE, and DCLKpins. A Schmitt trigger feature introduces

TMS, TCK, nSTATUS,

nCONFIG, nCE,

hysteresis to the input signal for improved noise immunity, especially for signals with

a slow edge rate. Table 2–12 lists the hysteresis specifications across supported V_CCIO

range for Schmitt trigger inputs in Cyclone III LS devices.

Table 2–12. Hysteresis Specifications for Schmitt Trigger Input in Cyclone III LS Devices

Symbol

Parameter

Conditions

Minimum

200

Typical

—

Maximum

Unit

V_CCIO= 3.3 V

—

_CCIO= 2.5 V

_CCIO= 1.8 V

200

—

Hysteresis for Schmitt trigger

input

V_SCHMITT

140

—

V_CCIO= 1.5 V

110

—

I/O Standard Specifications

The following tables list input voltage sensitivities (V_IHand V_IL), output voltage

(V_OHand V_OL), and current drive characteristics (I_OHand I_OL) for various I/O

standards supported by Cyclone III LS devices.

Table 2–13 through Table 2–18 provide Cyclone III LS devices I/O standard

specifications.

Table 2–13. Cyclone III LS Devices Single-Ended I/O Standard Specifications ⁽¹⁾

V_CCIO(V)

Typ

V_IL(V)

Max Min Max

V_IH(V)

Max

V_OL(V)

V_OH(V)

I_OL

I_OH

I/O Standard

(mA) (mA)

Min

1.7

Max

0.45

0.2

Min

2.4

(2)

3.3-V LVTTL

3.135 3.3 3.465

—

0.8

3.6

–4

–2

(2)

3.3-V LVCMOS

3.6

V_CCIO– 0.2

2.4

(2)

3.0-V LVTTL

2.85

3.0

3.15 –0.3

V_CCIO+ 0.3

0.45

0.2

–4

3.0-V LVCMOS

V_CCIO– 0.2 0.1

–0.1

2.5-V LVTTL and

LVCMOS

2.375 2.5 2.625 –0.3

1.71 1.8 1.89 –0.3

1.425 1.5 1.575 –0.3

0.7

1.7

3.6

0.4

2.0

–1

–2

(2)

1.8-V LVTTL and

LVCMOS

0.35* 0.65*

V_CCIOV_CCIO

V_CCIO

0.45

–

2.25

0.45

0.35* 0.65*

V_CCIOV_CCIO

0.25 *

V_CCIO

0.75 *

V_CCIO

1.5-V LVCMOS

1.2-V LVCMOS

PCI

V_CCIO+ 0.3

–2

0.35* 0.65*

V_CCIOV_CCIO

0.25 *

V_CCIO

0.75 *

V_CCIO

1.14

2.85

1.2

3.0

1.26 –0.3

–2

0.30* 0.50*

V_CCIOV_CCIO

3.15

—

V_CCIO+ 0.3 0.1 * V_CCIO0.9 * V_CCIO1.5

–0.5

0.35* 0.50*

V_CCIOV_CCIO

PCI-X

Notes to Table 2–13:

(1) AC load CL = 10 pF.

(2) For more information about interfacing Cyclone III LS devices with 3.3-, 3.0-, and 2.5-V LVTTL/LVCMOS I/O standards,

refer to AN 447: Interfacing Cyclone III and Cyclone iV Devices with 3.3/3.0/2.5-V LVTTL and LVCMOS I/O Systems.

Cyclone III Device Handbook

Volume 2

July 2012 Altera Corporation

1...7 8 91011 12 13...32

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