Datasheet > 可编程逻辑 > 现场可编程门阵列> EP1C12F256C7

EP1C12F256C7

更新时间： 2024-11-14 04:41:15

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阿尔特拉 - ALTERA		现场可编程门阵列可编程逻辑栅时钟
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94页	1066K
描述
Cyclone FPGA Family

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EP1C12F256C7 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Transferred	零件包装代码：	BGA
包装说明：	17 X 17 MM, 1.00 MM PITCH, FBGA-256	针数：	256
Reach Compliance Code：	not_compliant	HTS代码：	8542.39.00.01
风险等级：	5.21	Is Samacsys：	N
最大时钟频率：	320 MHz	JESD-30 代码：	S-PBGA-B256
JESD-609代码：	e0	长度：	17 mm
湿度敏感等级：	3	可配置逻辑块数量：	12060
输入次数：	249	逻辑单元数量：	12060
输出次数：	249	端子数量：	256
最高工作温度：	85 °C	最低工作温度：
组织：	12060 CLBS	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA256,16X16,40
封装形状：	SQUARE	封装形式：	GRID ARRAY
峰值回流温度（摄氏度）：	220	电源：	1.5,1.5/3.3 V
可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY	认证状态：	Not Qualified
座面最大高度：	2.2 mm	子类别：	Field Programmable Gate Arrays
最大供电电压：	1.575 V	最小供电电压：	1.425 V
标称供电电压：	1.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	Tin/Lead (Sn63Pb37)	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	30	宽度：	17 mm
Base Number Matches：	1

EP1C12F256C7 数据手册

Cyclone

FPGA Family

March 2003, ver. 1.1

Data Sheet

The Cyclone^TMfield programmable gate array family is based on a 1.5-V,

0.13-µm, all-layer copper SRAM process, with densities up to 20,060 logic

elements (LEs) and up to 288 Kbits of RAM. With features like phase-

locked loops (PLLs) for clocking and a dedicated double data rate (DDR)

interface to meet DDR SDRAM and fast cycle RAM (FCRAM) memory

requirements, Cyclone devices are a cost-effective solution for data-path

applications. Cyclone devices support various I/O standards, including

LVDS at data rates up to 311 megabits per second (Mbps) and 66-MHz,

32-bit peripheral component interconnect (PCI), for interfacing with and

supporting ASSP and ASIC devices. Altera also offers new low-cost serial

configuration devices to configure Cyclone devices.

Introduction

Preliminary

Information

■

2,910 to 20,060 LEs, see Table 1

Up to 294,912 RAM bits (36,864 bytes)

Supports configuration through low-cost serial configuration device

Support for LVTTL, LVCMOS, SSTL-2, and SSTL-3 I/O standards

Support for 66-MHz, 32-bit PCI standard

Low speed (311 Mbps) LVDS I/O support

Up to two PLLs per device provide clock multiplication and phase

shifting

Features...

■

Up to eight global clock lines with six clock resources available per

logic array block (LAB) row

Support for external memory, including DDR SDRAM (133 MHz),

FCRAM, and single data rate (SDR) SDRAM

Support for multiple intellectual property (IP) cores, including

Altera MegaCore functions and Altera Megafunctions Partners

Program (AMPP^SM) megafunctions

Table 1. Cyclone Device Features

Feature

EP1C3

EP1C4

EP1C6

EP1C12

EP1C20

LEs

2,910

4,000

5,980

12,060

20,060

M4K RAM blocks (128 × 36 bits)

Total RAM bits

59,904

78,336

92,160

239,616

294,912

PLLs

Maximum user I/O pins (1)

104

301

185

249

301

Note to Table 1:

(1) This parameter includes global clock pins.

Altera Corporation

DS-CYCLONE-1.1

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中文翻译

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EP1C12F256C7 替代型号

型号	品牌	替代类型	描述	数据表
EP1C12F256C6	ALTERA	完全替代	Cyclone FPGA Family
EP1C12F256I7N	ALTERA	类似代替	Field Programmable Gate Array, 1248 CLBs, 12060-Cell, CMOS, PBGA256, 17 X 17 MM, 1 MM PITC

与EP1C12F256C7相关器件

型号	品牌	获取价格	描述	数据表
EP1C12F256C7ES	ALTERA	获取价格	Cyclone FPGA Family Data Sheet
EP1C12F256C8	ALTERA	获取价格	Cyclone FPGA Family
EP1C12F256C8ES	ALTERA	获取价格	Cyclone FPGA Family Data Sheet
EP1C12F256C8N	ALTERA	获取价格	Section I. Cyclone FPGA Family Data Sheet
EP1C12F256I6	ALTERA	获取价格	Cyclone FPGA Family
EP1C12F256I6ES	ALTERA	获取价格	Cyclone FPGA Family Data Sheet
EP1C12F256I7	ALTERA	获取价格	Cyclone FPGA Family
EP1C12F256I7ES	ALTERA	获取价格	Cyclone FPGA Family Data Sheet
EP1C12F256I7N	ALTERA	获取价格	Field Programmable Gate Array, 1248 CLBs, 12060-Cell, CMOS, PBGA256, 17 X 17 MM, 1 MM PITC
EP1C12F256I8	ALTERA	获取价格	Cyclone FPGA Family

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