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EBE10RE8ACFA-4A-E

更新时间： 2024-02-16 22:14:48

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尔必达 - ELPIDA		时钟动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
29页	256K
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DDR DRAM Module, 128MX72, 0.6ns, CMOS, ROHS COMPLIANT, DIMM-240

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EBE10RE8ACFA-4A-E 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM, DIMM240,40
针数：	240	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.84	访问模式：	SINGLE BANK PAGE BURST
最长访问时间：	0.6 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	200 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N240	内存密度：	9663676416 bit
内存集成电路类型：	DDR DRAM MODULE	内存宽度：	72
功能数量：	1	端口数量：	1
端子数量：	240	字数：	134217728 words
字数代码：	128000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	128MX72	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM240,40	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	1.8 V	认证状态：	Not Qualified
刷新周期：	8192	自我刷新：	YES
最大待机电流：	0.553 A	子类别：	Other Memory ICs
最大压摆率：	2.88 mA	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	NO	技术：	CMOS
温度等级：	OTHER	端子形式：	NO LEAD
端子节距：	1 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	Base Number Matches：	1

EBE10RE8ACFA-4A-E 数据手册

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EBE10RE8ACFA

Pin Functions

CK, /CK (input pin)

The CK and the /CK are the master clock inputs. All inputs except DMs, DQSs and DQs are referred to the cross

point of the CK rising edge and the VREF level. When a read operation, DQSs and DQs are referred to the cross

point of the CK and the /CK. When a write operation, DQs are referred to the cross point of the DQS and the VREF

level. DQSs for write operation are referred to the cross point of the CK and the /CK.

/CS (input pin)

When /CS is low, commands and data can be input. When /CS is high, all inputs are ignored. However, internal

operations (bank active, burst operations, etc.) are held.

/RAS, /CAS, and /WE (input pins)

These pins define operating commands (read, write, etc.) depending on the combinations of their voltage levels.

See “Command operation”.

A0 to A13 (input pins)

Row address (AX0 to AX13) is determined by the A0 to the A13 level at the cross point of the CK rising edge and the

VREF level in a bank active command cycle. Column address (AY0 to AY9) is loaded via the A0 to the A9 at the

cross point of the CK rising edge and the VREF level in a read or a write command cycle. This column address

becomes the starting address of a burst operation.

A10 (AP) (input pin)

A10 defines the precharge mode when a precharge command, a read command or a write command is issued. If

A10 = high when a precharge command is issued, all banks are precharged. If A10 = low when a precharge

command is issued, only the bank that is selected by BA1, BA0 is precharged. If A10 = high when read or write

command, auto-precharge function is enabled. While A10 = low, auto-precharge function is disabled.

BA0, BA1, BA2 (input pin)

BA0, BA1 and BA2 are bank select signals (BA). The memory array is divided into 8 banks: bank 0 to bank 7. (See

Bank Select Signal Table)

[Bank Select Signal Table]

BA0

BA1

BA2

Bank 0

Bank 1

Bank 2

Bank 3

Bank 4

Bank 5

Bank 6

Bank 7

Remark: H: VIH. L: VIL.

Data Sheet E1075E20 (Ver.2.0)

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