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EBD26UC6AKSA-7A-E

更新时间: 2024-02-24 23:18:35
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尔必达 - ELPIDA 存储内存集成电路动态存储器双倍数据速率时钟
页数 文件大小 规格书
19页 210K
描述
256MB DDR SDRAM SO-DIMM (32M words x 64 bits, 2 Ranks)

EBD26UC6AKSA-7A-E 技术参数

是否Rohs认证: 符合生命周期:Obsolete
零件包装代码:SODIMM包装说明:DIMM, DIMM200,24
针数:200Reach Compliance Code:unknown
ECCN代码:EAR99HTS代码:8542.32.00.36
风险等级:5.84Is Samacsys:N
访问模式:DUAL BANK PAGE BURST最长访问时间:0.75 ns
其他特性:AUTO/SELF REFRESH最大时钟频率 (fCLK):133 MHz
I/O 类型:COMMONJESD-30 代码:R-XZMA-N200
内存密度:2147483648 bit内存集成电路类型:DDR DRAM MODULE
内存宽度:64功能数量:1
端口数量:1端子数量:200
字数:33554432 words字数代码:32000000
工作模式:SYNCHRONOUS最高工作温度:70 °C
最低工作温度:组织:32MX64
输出特性:3-STATE封装主体材料:UNSPECIFIED
封装代码:DIMM封装等效代码:DIMM200,24
封装形状:RECTANGULAR封装形式:MICROELECTRONIC ASSEMBLY
峰值回流温度(摄氏度):260电源:2.5 V
认证状态:Not Qualified刷新周期:8192
自我刷新:YES最大待机电流:0.048 A
子类别:DRAMs最大压摆率:2.8 mA
最大供电电压 (Vsup):2.7 V最小供电电压 (Vsup):2.3 V
标称供电电压 (Vsup):2.5 V表面贴装:NO
技术:CMOS温度等级:COMMERCIAL
端子形式:NO LEAD端子节距:0.6 mm
端子位置:ZIG-ZAG处于峰值回流温度下的最长时间:NOT SPECIFIED
Base Number Matches:1

EBD26UC6AKSA-7A-E 数据手册

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EBD26UC6AKSA-E  
Block Diagram  
/CS1  
/CS0  
R
R
S
S
/CS  
/CS  
/CS  
/CS  
DQS0  
DQS4  
LDQS  
LDM  
LDQS  
LDM  
LDQS  
LDM  
LDQS  
LDM  
R
R
R
S
R
S
R
S
S
DM0  
DM4  
8
8
8
8
S
I/O0 to I/O7  
UDQS  
I/O0 to I/O7  
UDQS  
DQ0 to DQ7  
DQ32 to DQ39  
I/O0 to I/O7  
I/O0 to I/O7  
R
S
D2  
D6  
DQS1  
DQS5  
UDQS  
UDQS  
D0  
D4  
R
R
R
R
S
S
UDM  
UDM  
DM1  
DM5  
UDM  
UDM  
S
S
DQ8 to DQ15  
I/O8 to I/O15  
I/O8 to I/O15  
DQ40 to DQ47  
I/O8 to I/O15  
I/O8 to I/O15  
R
S
R
S
/CS  
/CS  
/CS  
/CS  
DQS2  
DQS6  
LDQS  
LDQS  
LDQS  
LDQS  
R
R
R
R
R
S
S
S
S
LDM  
LDM  
DM2  
DM6  
LDM  
LDM  
8
8
8
8
S
I/O0 to I/O7  
UDQS  
I/O0 to I/O7  
UDQS  
DQ16 to DQ23  
DQ48 to DQ55  
I/O0 to I/O7  
I/O0 to I/O7  
R
S
D3  
D7  
DQS3  
DQS7  
UDQS  
UDQS  
D1  
D5  
R
R
R
R
S
S
UDM  
UDM  
DM3  
DM7  
UDM  
UDM  
S
S
DQ24 to DQ31  
I/O8 to I/O15  
I/O8 to I/O15  
DQ56 to DQ63  
I/O8 to I/O15  
I/O8 to I/O15  
* D0 to D7 : 256M bits DDR SDRAM  
U0 : 2k bits EEPROM  
Rs : 22Ω  
Serial PD  
BA0 to BA1  
A0 to AN  
/RAS  
SDRAMs (D0 to D7)  
SDRAMs (D0 to D7)  
SDRAMs (D0 to D7)  
SDRAMs (D0 to D7)  
SDRAMs (D0 to D7)  
SDRAMs (D0 to D3)  
SDRAMs (D4 to D7)  
SDA  
SDA  
SCL  
SA0  
SA1  
SA2  
SCL  
A0  
A1  
A2  
U0  
/CAS  
/WE  
WP  
CKE0  
CKE1  
CK0  
4 loads  
4 loads  
VDDSPD  
VREF  
SPD  
SDRAMs (D0 to D7)  
/CK0  
CK1  
/CK1  
VDD  
SDRAMs (D0 to D7), VDD and VDDQ  
SDRAMs (D0 to D7), SPD  
CK2  
10 pF  
/CK2  
VSS  
Notes :  
VDDID  
Open  
1. DQ wiring may differ from that described  
in this drawing; however DQ/DM/DQS  
relationships are maintained as shown.  
VDDID strap connections:  
(for memory device VDD, VDDQ)  
Strap out (open): VDD = VDDQ  
Strap in (closed): VDD VDDQ  
2. The SDA pull-up registor is reguired due to  
the open-drain/open-collector output.  
3. The SCL pull-up registor is recommended,  
because of the normal SCL lime inactive  
"high" state.  
Preliminary Data Sheet E0605E10 (Ver. 1.0)  
8

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