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DP8421ATVX-25

更新时间： 2024-11-23 19:43:35
品牌 Logo 应用领域
美国国家半导体 - NSC 动态存储器外围集成电路
页数 文件大小 规格书
58页 818K
描述
IC DRAM CONTROLLER, PQCC68, PLASTIC, LCC-68, Memory Controller

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DP8421ATVX-25 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：QCCJ, LDCC68,1.0SQReach Compliance Code：unknown
风险等级：5.62地址总线宽度：20
边界扫描：NO外部数据总线宽度：
JESD-30 代码：S-PQCC-J68JESD-609代码：e0
长度：24.2316 mm低功率模式：NO
区块数量：4端子数量：68
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC68,1.0SQ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V认证状态：Not Qualified
座面最大高度：5.08 mm子类别：Memory Controllers
最大压摆率：95 mA最大供电电压：5.5 V
最小供电电压：4.5 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：24.2316 mmuPs/uCs/外围集成电路类型：MEMORY CONTROLLER, DRAM
Base Number Matches：1

DP8421ATVX-25 数据手册

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July 1992  
DP8420A/21A/22A microCMOS Programmable  
256k/1M/4M Dynamic RAM Controller/Drivers  
General Description  
Features  
Y
On chip high precision delay line to guarantee critical  
DRAM access timing parameters  
The DP8420A/21A/22A dynamic RAM controllers provide a  
low cost, single chip interface between dynamic RAM and  
all 8-, 16- and 32-bit systems. The DP8420A/21A/22A gen-  
erate all the required access control signal timing for  
DRAMs. An on-chip refresh request clock is used to auto-  
matically refresh the DRAM array. Refreshes and accesses  
are arbitrated on chip. If necessary, a WAIT or DTACK out-  
put inserts wait states into system access cycles, including  
burst mode accesses. RAS low time during refreshes and  
RAS precharge time after refreshes and back to back ac-  
cesses are guaranteed through the insertion of wait states.  
Separate on-chip precharge counters for each RAS output  
can be used for memory interleaving to avoid delayed back  
to back accesses because of precharge. An additional fea-  
ture of the DP8422A is two access ports to simplify dual  
accessing. Arbitration among these ports and refresh is  
done on chip.  
Y
Y
microCMOS process for low power  
High capacitance drivers for RAS, CAS, WE and DRAM  
address on chip  
Y
Y
On chip support for nibble, page and static column  
DRAMs  
Byte enable signals on chip allow byte writing in a word  
size up to 32 bits with no external logic  
Selection of controller speeds: 20 MHz and 25 MHz  
On board Port A/Port B (DP8422A only)/refresh arbitra-  
tion logic  
Y
Y
Y
Y
Direct interface to all major microprocessors (applica-  
tion notes available)  
4 RAS and 4 CAS drivers (the RAS and CAS configura-  
tion is programmable)  
Largest  
DRAM  
Direct Drive  
Memory  
Access  
Ports  
Ý
Ý
of Pins  
of Address  
Outputs  
Control  
(PLCC)  
Possible  
Capacity  
Available  
DP8420A  
DP8421A  
DP8422A  
68  
68  
84  
9
256 kbit  
1 Mbit  
4 Mbit  
4 Mbytes  
16 Mbytes  
64 Mbytes  
Single Access Port  
10  
11  
Single Access Port  
Dual Access Ports (A and B)  
Block Diagram  
DP8420A/21A/22A DRAM Controller  
TL/F/8588–5  
FIGURE 1  
TRI-STATEÉ is a registered trademark of National Semiconductor Corporation.  
Staggered RefreshTM is a trademark of National Semiconductor Corporation.  
C
1995 National Semiconductor Corporation  
TL/F/8588  
RRD-B30M105/Printed in U. S. A.  
1234567...58

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型号 品牌 获取价格 描述 数据表
DP8421AV-20 NSC

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 		microCMOS Programmable 256k/1M/4M Dynamic RAM Controller/Drivers
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