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DM2202J-12 PDF预览

DM2202J-12

更新时间： 2024-01-09 01:25:33
品牌 Logo 应用领域
铁电 - RAMTRON 动态存储器光电二极管内存集成电路
页数 文件大小 规格书
19页 156K
描述
Cache DRAM, 1MX4, 12ns, CMOS, PDSO28

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DM2202J-12 技术参数

是否Rohs认证： 不符合生命周期：Active
包装说明：SOJ, SOJ28,.34Reach Compliance Code：compliant
风险等级：5.83最长访问时间：12 ns
I/O 类型：COMMONJESD-30 代码：R-PDSO-J28
内存密度：4194304 bit内存集成电路类型：CACHE DRAM
内存宽度：4端子数量：28
字数：1048576 words字数代码：1000000
最高工作温度：70 °C最低工作温度：
组织：1MX4输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOJ
封装等效代码：SOJ28,.34封装形状：RECTANGULAR
封装形式：SMALL OUTLINE电源：5 V
认证状态：Not Qualified刷新周期：1024
自我刷新：YES最大待机电流：0.001 A
子类别：DRAMs最大压摆率：0.225 mA
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：J BEND端子节距：1.27 mm
端子位置：DUALBase Number Matches：1

DM2202J-12 数据手册

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Switching Characteristics  
V = 5V ± 5% (+5 Volt Option), V = 3.3V ± 0.3V (+3.3 Volt Option), C = 50pf, T = 0 to 70°C (Commercial), -40 to 85°C (Industrial)  
CC  
CC  
L
A
-12  
-15  
Symbol  
Description  
Units  
Min  
Max  
Min  
Max  
(1)  
t
t
t
t
t
t
t
t
t
t
t
Column Address Access Time  
12  
15  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
AC  
Column Address Valid to /CAL Inactive (Write Cycle)  
Column Address Change to Output Data Invalid  
Column Address Setup Time  
12  
5
15  
5
ACH  
AQX  
ASC  
ASR  
C
5
5
Row Address Setup Time  
5
5
55  
65  
25  
6
Row Enable Cycle Time  
Row Enable Cycle Time, Cache Hit (Row=LRR), Read Cycle Only  
Column Address Latch Active Time  
20  
5
C1  
CAE  
CAH  
CH  
Column Address Hold Time  
0
0
5
5
Column Address Latch High Time (Latch Transparent)  
/CAL Inactive Lead Time to /RE Inactive (Write Cycles Only)  
-2  
-2  
CHR  
t
t
t
t
t
t
t
t
t
0
0
Column Address Latch High to Write Enable Low (Multiple Writes)  
Column Address Latch High to Data Valid  
Column Address Latch Inactive to Data Invalid  
Column Address Latch Setup Time to Row Enable  
/WE Low to /CAL Inactive  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
CHW  
CQV  
CQX  
CRP  
CWL  
DH  
15  
17  
5
5
5
0
1
5
5
5
5
5
0
Data Input Hold Time  
1.5  
Mask Hold Time From Row Enable (Write-Per-Bit)  
Mask Setup Time to Row Enable (Write-Per-Bit)  
Data Input Setup Time  
DMH  
DMS  
DS  
5
5
(1)  
GQV  
t
Output Enable Access Time  
5
5
5
5
5
5
(2,3)  
GQX  
t
t
t
t
t
t
t
t
t
Output Enable to Output Drive Time  
0
0
0
0
ns  
ns  
(4,5)  
GQZ  
Output Turn-Off Delay From Output Disabled (/G↑)  
/F and W/R Mode Select Hold Time  
0
0
ns  
ns  
ns  
ns  
ns  
MH  
5
/F and W/R Mode Select Setup Time  
5
MSU  
NRH  
NRS  
PC  
/CAL, /G, W/R, and /WE Hold Time For /RE-Only Refresh  
/CAL, /G, W/R, and /WE Setup Time For /RE-Only Refresh  
Column Address Latch Cycle Time  
0
0
5
5
12  
15  
(1)  
RAC  
Row Enable Access Time, On a Cache Miss  
30  
15  
35  
17  
ns  
ns  
(1)  
Row Enable Access Time, On a Cache Hit (Limit Becomes t  
Row Enable Access Time for a Cache Write Hit  
Row Address Hold Time  
)
RAC1  
AC  
(1,6)  
t
t
t
30  
35  
ns  
ns  
ns  
RAC2  
RAH  
RE  
1
1.5  
35  
Row Enable Active Time  
100000  
30  
100000  
1-24  
1...3456789...19

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型号 品牌 描述 获取价格 数据表
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