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DDR-II+ SIO

更新时间： 2024-11-06 14:54:35

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描述
QDR?-IV Solution provides fast random memory access to Exablaze's Exalink fusion switch

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DDR-II+ SIO 数据手册

CY7C1566KV18/CY7C1577KV18

CY7C1568KV18/CY7C1570KV18

72-Mbit DDR II+ SRAM 2- 字突发架构

（2.5 周期读延迟）

72-Mbit DDR II+ SRAM

2 字突发架构（2.5 周期读延迟）

特性

配置

■ 72-Mbit 容量（8 M × 8、8 M × 9、4 M × 18、2 M × 36）

■ 550 MHz 时钟实现高带宽

具有 2.5 周期的读周期延迟：

CY7C1566KV18 – 8 M × 8

CY7C1577KV18 – 8 M × 9

CY7C1568KV18 – 4 M × 18

CY7C1570KV18 – 2 M × 36

■ 2 字突发降低地址总线频率

■ 双数据速率 (DDR) 接口（数据传输速率

1100 MHz），工作频率 550 MHz

■ 可提供 2.5 个时钟周期延迟

功能描述

■ 两个输入时钟（K 和 K），能够实现精确的 DDR 时序

❐ SRAM 仅使用上升沿

CY7C1566KV18、CY7C1577KV18、CY7C1568KV18

和

CY7C1570KV18 都是包含 DDR II+ 架构的 1.8 V 同步流水线

SRAM。 DDR II+ 包含一个带有先进同步外围电路的 SRAM 内

核。用于读和写的地址被锁止在输入 (K) 时钟的备选上升沿。写

数据同时在 K 和 K 的上升沿被寄存。读数据同时在 K 和 K 的上

升沿被驱动。每个地址都与两个 8 位字 (CY7C1566KV18)、9 位

字 (CY7C1577KV18)、18 位字 (CY7C1568KV18) 或 36 位字

(CY7C1570KV18) 相关联，这些字以突发模式按顺序传入或传出

器件。

■ 随路时钟（CQ 和 CQ），能够简化高速系统中的数据捕获

■ 数据有效引脚 (QVLD) 表示输出上的有效数据

■ 同步内部自定时写入

■ 当 DOFF 置为高电平时，DDR II+ 会有 2.5 个周期的读延迟

■ 当 DOFF 置为低电平时，其工作方式与 QDR I 器件类似，会有

1 个周期的读延迟

异步输入包含输出阻抗匹配输入 (ZQ)。同步数据输出 (Q，与数

据输入 D 共享相同的物理引脚）与两个输出随路时钟 CQ/CQ 紧

密匹配，消除了系统设计中从单个 DDR SRAM 单独捕获数据的

需要。

[1]

■ 内核 V_DD= 1.8 V ± 0.1 V ； I/O V_DDQ= 1.4 V 至 V_DD

❐ 支持 1.5V 和 1.8 V I/O 电源

■ HSTL 输入和驱动能力可调的 HSTL 输出缓冲器

■ 可提供 165 脚小间距 BGA (FBGA) 封装 (13 × 15 × 1.4 mm)

■ 有含铅和不含铅封装可供选择

所有同步输入都会通过由 K 或 K 控制的输入寄存器。所有数据

输出都会通过由 K 或 K 输入时钟控制的输出寄存器。写操作通

过片上同步自定时写电路进行。

■ JTAG 1149.1 兼容测试端口

■ 锁相环 (PLL)，能够实现精确的数据放置

产品选择指南

说明

550 MHz

500 MHz

500

450 MHz

450

400 MHz

400

单位

MHz

最大工作频率

最大工作电流

550

740

760

970

×8

×9

×18

×36

690

700

890

630

650

820

580

590

750

注：

1. 赛普拉斯 QDR II+ 器件超过了 QDR 联盟规范，可支持 V

= 1.4 V 到 V

。

DDQ

赛普拉斯半导体公司

文档编号：001-63674 修订版 *B

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

修订时间 2014 年 5 月 22 日

12 3 4 5 6 7...29

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型号	品牌	获取价格	描述	数据表
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