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CY8C5668LTI-LP014 PDF预览

CY8C5668LTI-LP014

更新时间： 2024-02-24 22:54:53
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赛普拉斯 - CYPRESS /
页数 文件大小 规格书
120页 3755K
描述
Programmable System-on-Chip (PSoC®)

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CY8C5668LTI-LP014 技术参数

是否Rohs认证： 符合生命周期：Active
零件包装代码：QFN包装说明：HVQCCN, LCC68,.32SQ,16
针数：68Reach Compliance Code：compliant
ECCN代码：3A991.A.3HTS代码：8542.31.00.01
Factory Lead Time：1 week风险等级：5.67
边界扫描：YES总线兼容性：I2C; USB; PS/2
最大时钟频率：33 MHzJESD-30 代码：S-XQCC-N68
JESD-609代码：e4长度：8 mm
湿度敏感等级：3I/O 线路数量：48
端子数量：68最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC68,.32SQ,16
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：2/5 V
认证状态：Not QualifiedRAM（字数）：32768
ROM大小（位）：2097152 Bits座面最大高度：1 mm
子类别：Other uPs/uCs/Peripheral ICs最大供电电压：5.5 V
最小供电电压：1.71 V标称供电电压：1.8 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：NO LEAD端子节距：0.4 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
紫外线可擦：N宽度：8 mm
Base Number Matches：1

CY8C5668LTI-LP014 数据手册

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PSoC® 5LP: CY8C56LP Family  
Datasheet  
Figure 2-4. 100-pin TQFP Part Pinout  
(TRACEDATA[1] , GPIO)P2[5]  
(TRACEDATA[2] , GPIO)P2[6]  
(TRACEDATA[3] , GPIO)P2[7]  
VDDIO0  
1
2
3
4
5
6
75  
74  
P0[3] ( GPIO,OPAMP0-/EXTREF0)  
P0[2] ( GPIO, OPAMP 0+/SAR1 EXTREF)  
P0[1] ( GPIO, OPAMPOUT0)  
Lines show VDDIO  
I/O Supply Association  
73  
72  
71  
(I2C0 : SCL, SIO)P12[4]  
(I2C0 : SDA, SIO)P12[5]  
( GPIO)P6[4]  
P0[0] ( GPIO, OPAMPOUT2)  
P4[1] ( GPIO)  
P4[0] ( GPIO)  
P12[3] (SIO)  
P12[2] (SIO)  
VSSD  
70  
69  
( GPIO)P6[5]  
( GPIO)P6[6]  
( GPIO)P6[7]  
7
8
9
68  
67  
66  
10  
VSSB  
IND  
VBOOST  
VBAT  
VDDA  
VSSA  
11  
12  
13  
65  
64  
63  
VCCA  
NC  
TQFP  
VSSD 14  
62  
61  
60  
59  
58  
57  
56  
55  
XRES  
( GPIO)P5[0]  
( GPIO)P5[1]  
15  
16  
17  
NC  
NC  
NC  
NC  
( GPIO)P5[2]  
( GPIO)P5[3]  
( TMS, SWDIO, GPIO)P1[0]  
18  
19  
20  
21  
22  
NC  
P15[3] ( GPIO, KHZ XTAL:XI)  
P15[2] ( GPIO, KHZ XTAL:XO)  
( TCK, SWDCK, GPIO)P1[1]  
(Configurable XRES , GPIO)P1[2]  
( TDO, SWV, GPIO)P1[3]  
P12[1] (SIO,I2C1 : SDA)  
P12[0] (SIO,I2C1 : SCL)  
P3[7] ( GPIO, OPAMPOUT3)  
54  
53  
23  
52  
51  
( TDI, GPIO)P1[4]  
( NTRST, GPIO)P1[5]  
24  
25  
P3[6] ( GPIO, OPAMPOUT1)  
Figure 2-5 and Figure 2-6 on page 8 show an example schematic and an example PCB layout, for the 100-pin TQFP part, for optimal  
analog performance on a 2-layer board.  
„ The two pins labeled VDDD must be connected together.  
„ The two pins labeled VCCD must be connected together, with capacitance added, as shown in Figure 2-5 on page 8 and Power  
System on page 24. The trace between the two VCCD pins should be as short as possible.  
„ The two pins labeled VSSD must be connected together.  
For information on circuit board layout issues for mixed signals, refer to the application note AN57821 - Mixed Signal Circuit Board  
Layout Considerations for PSoC® 3 and PSoC 5.  
Note  
7. Pins are Do Not Use (DNU) on devices without USB. The pin must be left floating.  
Document Number: 001-84935 Rev. *C  
Page 7 of 120  
1...45678910...120

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