CY7C9925LFXIT

更新时间： 2024-11-11 03:38:11

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赛普拉斯 - CYPRESS		时钟驱动器逻辑集成电路
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12页	277K
描述
3.3V/2.5V Programmable Skew Clock Buffer

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CY7C9925LFXIT 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	32
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.84	系列：	9925
输入调节：	STANDARD	JESD-30 代码：	S-XQCC-N32
JESD-609代码：	e3	长度：	5 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	湿度敏感等级：	3
功能数量：	1	反相输出次数：
端子数量：	32	实输出次数：	8
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.9 ns	座面最大高度：	1 mm
最大供电电压 (Vsup)：	3.63 V	最小供电电压 (Vsup)：	2.97 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	20
宽度：	5 mm	最小 fmax：	200 MHz
Base Number Matches：	1

CY7C9925LFXIT 数据手册

CY7C9925

PRELIMINARY

3.3V/2.5VProgrammableSkewClockBuffer

Features

Functional Description

• All output pair skew <100 ps (typical)

The CY7C9925 RoboClock is 200-MHz Low-voltage Program-

mable Skew Clock Buffer that offers user-selectable control

• Input Frequency Range: 3.75 MHz to 200 MHz

• Output Frequency Range: 3.75 MHz to 200 MHz

• User-selectable output functions

over system clock functions. This multiple-output clock driver

provides the system integrator with functions necessary to

optimize the timing of high-performance computer systems.

Eight individual drivers, arranged as four pairs of user-control-

lable outputs, can each drive terminated transmission lines

with impedances as low as 50Ω while delivering minimal and

specified output skews and full-swing logic levels (LVTTL).

— Selectable skew to 18 ns

— Inverted and non-inverted

— Operation at ¹⁄₂and ¹⁄₄input frequency

Each output can be hardwired to one of nine delay or function

configurations. Delay increments of 0.32 to 1.6 ns are deter-

mined by the operating frequency with outputs able to skew up

to ±6 time units from their nominal “zero” skew position. The

completely integrated PLL allows external load and trans-

mission line delay effects to be canceled. When this “zero

delay” capability of the LVPSCB is combined with the

selectable output skew functions, the user can create

output-to-output delays of up to ±12 time units.

Divide-by-two and divide-by-four output functions are provided

for additional flexibility in designing complex clock systems.

When combined with the internal PLL, these divide functions

allow distribution of a low-frequency clock that can be multi-

plied by two or four at the clock destination. This facility

minimizes clock distribution difficulty while allowing maximum

system clock speed and flexibility.

— Operation at 2x and 4x input frequency (input as low

as 3.75 MHz)

• Zero input-to-output delay

• 3.3V Core power supply

• Split 2.5V or 3.3V Output power supplies

• ± 2.5% Output Duty Cycle Distortion for 3.3V Output

• LVTTL outputs drive 50Ω terminated lines

• Low operating current

• 32-pin QFN package

• Jitter < 100ps peak-to-peak (< 15 ps RMS)

Block Diagram

Pin Configuration

TEST

PHASE

VCO AND

TIME UNIT

FREQ

DET

FILTER

REF

GENERATOR

32 31

27 26

GND

1F1

1F0

3F1

4F0

4F1

4Q0

4Q1

4F0

4F1

VCCQ

VCCN4

4Q1

4Q0

GND

VCCN1

SELECT

INPUTS

(THREE

LEVEL)

1Q0

1Q1

GND

CY7C9925

SKEW

SELECT

MATRIX

3Q0

3Q1

3F0

3F1

14 15

2Q0

2Q1

2F0

2F1

1Q0

1Q1

1F0

1F1

Cypress Semiconductor Corporation

•

3901 North First Street

•

San Jose, CA 95134

•

408-943-2600

Document #: 38-07688 Rev. **

Revised June 25, 2004

12 3 4 5 6 7...12

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