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CY7C4261V-10JXC

更新时间： 2024-01-16 16:35:25

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赛普拉斯 - CYPRESS		先进先出芯片
页数	文件大小	规格书
16页	455K
描述
16K/32K/64K/128K x 9 Low-Voltage Deep Sync⑩ FIFOs

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CY7C4261V-10JXC 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFJ
包装说明：	LCC-32	针数：	32
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	8.54
最长访问时间：	8 ns	最大时钟频率 (fCLK)：	100 MHz
周期时间：	10 ns	JESD-30 代码：	R-PQCC-J32
JESD-609代码：	e3	长度：	13.97 mm
内存密度：	147456 bit	内存集成电路类型：	OTHER FIFO
内存宽度：	9	湿度敏感等级：	3
功能数量：	1	端子数量：	32
字数：	16384 words	字数代码：	16000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	16KX9
可输出：	YES	封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCJ	封装等效代码：	LDCC32,.5X.6
封装形状：	RECTANGULAR	封装形式：	CHIP CARRIER
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
座面最大高度：	3.556 mm	最大待机电流：	0.004 A
子类别：	FIFOs	最大压摆率：	0.025 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn)	端子形式：	J BEND
端子节距：	1.27 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	11.43 mm
Base Number Matches：	1

CY7C4261V-10JXC 数据手册

CY7C4261V/CY7C4271V

CY7C4281V/CY7C4291V

Table 2. Status Flags

Number of Words in FIFO

CY7C4271V CY7C4281V

CY7C4261V

CY7C4291V

1 to n^[2]

FF PAF PAE EF

1 to n^[2]

(n + 1) to (1638 − (m + 1)) (n + 1) to (32768 − (m + 1)) (n + 1) to (65536 − (m + 1)) (n + 1) to (131072 −

(m + 1))

(16384 − m)^[3]to 16383 (32768 − m)^[3]to 32767

16384 32768

(65536 − m)^[3]to 65535

(131072 − m)^[3]to 131071

65536

131072

Width-Expansion Configuration

Flag Operation

Word width may be increased simply by connecting the corre-

sponding input controls signals of multiple devices. A

composite flag should be created for each of the end-point

status flags (EF and FF). The partial status flags (PAE and

PAF) can be detected from any one device. Figure 2 demon-

strates a 18-bit word width by using two CY7C42x1Vs. Any

word width can be attained by adding additional CY7C42x1Vs.

The CY7C4261/71/81/91V devices provide five flag pins to

indicate the condition of the FIFO contents. Empty, Full, PAE,

and PAF are synchronous.

Full Flag

The Full Flag (FF) will go LOW when the device is full. Write

operations are inhibited whenever FF is LOW regardless of the

state of WEN1 and WEN2/LD. FF is synchronized to WCLK,

i.e., it is exclusively updated by each rising edge of WCLK.

When the CY7C42x1V is in a Width-Expansion Configuration,

the Read Enable (REN2) control input can be grounded (see

Figure 2). In this configuration, the Write Enable 2/Load

(WEN2/LD) pin is set to LOW at Reset so that the pin operates

as a control to load and read the programmable flag offsets.

Empty Flag

The Empty Flag (EF) will go LOW when the device is empty.

Read operations are inhibited whenever EF is LOW,

regardless of the state of REN1 and REN2. EF is synchronized

to RCLK, i.e., it is exclusively updated by each rising edge of

RCLK.

RESET(RS)

DATAIN (D)

READCLOCK(RCLK)

READENABLE1 (REN1)

OUTPUT ENABLE (OE)

WRITECLOCK(WCLK)

WRITE ENABLE1(WEN1)

WRITE ENABLE2/LOAD

(WEN2/LD)

PROGRAMMABLE(PAE)

CY7C4261V

CY7C4271V

CY7C4281V

CY7C4291V

CY7C4261V

CY7C4271V

CY7C4281V

CY7C4291V

EMPTY FLAG (EF) #1

PROGRAMMABLE(PAF)

FULL FLAG (FF) # 1

EMPTY FLAG (EF) #2

DATA OUT (Q)

FULL FLAG (FF) # 2

Read Enable 2 (REN2)

Figure 2. Block Diagram of 16k/32k/64k/128k x 9 Low-Voltage Deep Sync FIFO Memory

Used in a Width-Expansion Configuration

Notes:

2. n = Empty Offset (n = 7 default value).

3. m = Full Offset (m = 7 default value).

Document #: 38-06013 Rev. *B

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