5秒后页面跳转
捷配首页

Datasheet > 存储 > SRAM> CY7C1382B-167AI
CY7C1382B-167AI PDF预览

CY7C1382B-167AI

更新时间： 2024-02-13 05:02:28
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路静态存储器时钟
页数 文件大小 规格书
34页 842K
描述
512K x 36/1M x 18 Pipelined SRAM

阅读下载

获取价格

CY7C1382B-167AI 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：BGA
包装说明：13 X 15 MM, 1.20 MM HEIGHT, FBGA-165针数：165
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.83
最长访问时间：3.4 ns其他特性：PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：166 MHzI/O 类型：COMMON
JESD-30 代码：R-PBGA-B165JESD-609代码：e0
长度：15 mm内存密度：18874368 bit
内存集成电路类型：CACHE SRAM内存宽度：18
湿度敏感等级：3功能数量：1
端子数量：165字数：1048576 words
字数代码：1000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：1MX18输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TBGA
封装等效代码：BGA165,11X15,40封装形状：RECTANGULAR
封装形式：GRID ARRAY, THIN PROFILE并行/串行：PARALLEL
峰值回流温度（摄氏度）：220电源：2.5/3.3,3.3 V
认证状态：Not Qualified座面最大高度：1.2 mm
最大待机电流：0.02 A最小待机电流：3.14 V
子类别：SRAMs最大压摆率：0.285 mA
最大供电电压 (Vsup)：3.63 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：13 mm
Base Number Matches：1

CY7C1382B-167AI 数据手册

 浏览型号CY7C1382B-167AI的Datasheet PDF文件第2页浏览型号CY7C1382B-167AI的Datasheet PDF文件第3页浏览型号CY7C1382B-167AI的Datasheet PDF文件第4页浏览型号CY7C1382B-167AI的Datasheet PDF文件第5页浏览型号CY7C1382B-167AI的Datasheet PDF文件第6页浏览型号CY7C1382B-167AI的Datasheet PDF文件第7页 
380B  
CY7C1380B  
CY7C1382B  
512K x 36/1M x 18 Pipelined SRAM  
isters controlled by a positive-edge-triggered Clock Input  
(CLK). The synchronous inputs include all addresses, all data  
inputs, address-pipelining Chip Enable (CE), burst control in-  
puts (ADSC, ADSP, and ADV), write enables (BWa, BWb,  
BWc, BWd and BWE), and Global Write (GW).  
Features  
• Fast clock speed: 200, 167, 150, 133 MHz  
• Provide high-performance 3-1-1-1 access rate  
• Fast OE access times: 3.0, 3.4, 3.8, and 4.2 ns  
• Optimal for depth expansion  
Asynchronous inputs include the Output Enable (OE) and  
burst mode control (MODE). DQa,b,c,d and DPa,b,c,d apply to  
CY7C1380B and DQa,b and DPa,b apply to CY7C1382B. a, b,  
c, d each are 8 bits wide in the case of DQ and 1 bit wide in  
the case of DP.  
• 3.3V (–5% / +10%) power supply  
• Common data inputs and data outputs  
• Byte Write Enable and Global Write control  
• Chip enable for address pipeline  
• Address, data, and control registers  
• Internally self-timed Write Cycle  
Addresses and chip enables are registered with either Ad-  
dress Status Processor (ADSP) or Address Status Controller  
(ADSC) input pins. Subsequent burst addresses can be inter-  
nally generated as controlled by the Burst Advance Pin (ADV).  
• Burst control pins (interleaved or linear burst se-  
quence)  
• Automatic power-down available using ZZ mode or CE  
deselect  
Address, data inputs, and write controls are registered on-chip  
to initiate self-timed WRITE cycle. WRITE cycles can be one  
to four bytes wide as controlled by the write control inputs.  
Individual byte write allows individual byte to be written. BWa  
• High-density, high-speed packages  
controls DQa and DPa. BWb controls DQ and DP . BWc con-  
b
b
• JTAG boundary scan for BGA packaging version  
trols DQc and DPc. BWd controls DQd and DPd. BWa, BWb,  
BWc, and BWd can be active only with BWE being LOW. GW  
being LOW causes all bytes to be written. WRITE  
pass-through capability allows written data available at the out-  
put for the immediately next READ cycle. This device also in-  
corporates pipelined enable circuit for easy depth expansion  
without penalizing system performance.  
Functional Description  
The Cypress Synchronous Burst SRAM family employs  
high-speed, low-power CMOS designs using advanced sin-  
gle-layer polysilicon, triple-layer metal technology. Each mem-  
ory cell consists of six transistors.  
The CY7C1380B and CY7C1382B SRAMs integrate  
524,288x36 and 1,048,576x18 SRAM cells with advanced  
synchronous peripheral circuitry and a 2-bit counter for inter-  
nal burst operation. All synchronous inputs are gated by reg-  
All inputs and outputs of the CY7C1380B and the CY7C1382B  
are JEDEC standard JESD8-5 compatible.  
Selection Guide  
200 MHz  
167 MHz  
3.4  
150 MHz  
3.8  
133 MHz  
4.2  
Maximum Access Time (ns)  
3.0  
315  
20  
Maximum Operating Current (mA)  
Maximum CMOS Standby Current (mA)  
Commercial  
285  
265  
245  
20  
20  
20  
Cypress Semiconductor Corporation  
Document #: 38-05267 Rev. *A  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Revised October 8, 2001  
1234567...34

下载PDF

与CY7C1382B-167AI相关器件

型号 品牌 描述 获取价格 数据表
CY7C1382B-167BGC CYPRESS 512K x 36/1M x 18 Pipelined SRAM

获取价格
CY7C1382B-167BGI CYPRESS 512K x 36/1M x 18 Pipelined SRAM

获取价格
CY7C1382B-167BZC CYPRESS 512K x 36/1M x 18 Pipelined SRAM

获取价格
CY7C1382B-167BZI CYPRESS 512K x 36/1M x 18 Pipelined SRAM

获取价格
CY7C1382B-200AC CYPRESS 512K x 36/1M x 18 Pipelined SRAM

获取价格
CY7C1382B-200BGC CYPRESS 512K x 36/1M x 18 Pipelined SRAM

获取价格

与CY7C1382B-167AI相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证