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Datasheet > 暂无类别数据> CY7C1327G-166BGI
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CY7C1327G-166BGI

更新时间： 2024-11-23 02:56:15
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器
页数 文件大小 规格书
18页 373K
描述
4-Mbit (256K x 18) Pipelined Sync SRAM

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CY7C1327G-166BGI 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：BGA包装说明：14 X 22 MM, 2.40 MM HEIGHT, BGA-119
针数：119Reach Compliance Code：compliant
ECCN代码：3A991.B.2.AHTS代码：8542.32.00.41
风险等级：5.83最长访问时间：3.5 ns
其他特性：PIPELINED ARCHITECTUREI/O 类型：COMMON
JESD-30 代码：R-PBGA-B119JESD-609代码：e0
长度：22 mm内存密度：4718592 bit
内存集成电路类型：CACHE SRAM内存宽度：18
功能数量：1端子数量：119
字数：262144 words字数代码：256000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：256KX18
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装等效代码：BGA119,7X17,50
封装形状：RECTANGULAR封装形式：GRID ARRAY
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：2.4 mm最大待机电流：0.04 A
最小待机电流：3.14 V子类别：SRAMs
最大压摆率：0.24 mA最大供电电压 (Vsup)：3.63 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：BALL端子节距：1.27 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmBase Number Matches：1

CY7C1327G-166BGI 数据手册

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CY7C1327G  
4-Mbit (256K x 18) Pipelined Sync SRAM  
Features  
Functional Description[1]  
• Registered inputs and outputs for pipelined operation  
• 256K ×18 common I/O architecture  
The CY7C1327G SRAM integrates 256K x 18 SRAM cells with  
advanced synchronous peripheral circuitry and a two-bit  
counter for internal burst operation. All synchronous inputs are  
gated by registers controlled by a positive-edge-triggered  
Clock Input (CLK). The synchronous inputs include all  
addresses, all data inputs, address-pipelining Chip Enable  
(CE1), depth-expansion Chip Enables (CE2 and CE3), Burst  
Control inputs (ADSC, ADSP, and ADV), Write Enables  
(BW[A:B], and BWE), and Global Write (GW). Asynchronous  
inputs include the Output Enable (OE) and the ZZ pin.  
• 3.3V core power supply (VDD  
)
• 2.5V I/O power supply (VDDQ  
• Fast clock-to-output times  
)
— 2.6 ns (for 250-MHz device)  
• Provide high-performance 3-1-1-1 access rate  
• User-selectable burst counter supporting Intel®  
Addresses and chip enables are registered at rising edge of  
clock when either Address Strobe Processor (ADSP) or  
Address Strobe Controller (ADSC) are active. Subsequent  
burst addresses can be internally generated as controlled by  
the Advance pin (ADV).  
Pentium® interleaved or linear burst sequences  
• Separate processor and controller address strobes  
• Synchronous self-timed writes  
• Asynchronous output enable  
Address, data inputs, and write controls are registered on-chip  
to initiate a self-timed Write cycle.This part supports Byte Write  
operations (see Pin Descriptions and Truth Table for further  
details). Write cycles can be one to two bytes wide as  
controlled by the byte write control inputs. GW when active  
• Offered in lead-free 100-pin TQFP package, lead-free  
and non-lead-free 119-ball BGA package  
• “ZZ” Sleep Mode Option  
causes all bytes to be written.  
LOW  
The CY7C1327G operates from a +3.3V core power supply  
while all outputs also operate with a +3.3V or a +2.5V supply.  
All inputs and outputs are JEDEC-standard JESD8-5-  
compatible.  
Logic Block Diagram  
ADDRESS  
A0, A1, A  
REGISTER  
A[1:0]  
2
MODE  
Q1  
ADV  
CLK  
BURST  
COUNTER AND  
LOGIC  
CLR  
Q0  
ADSC  
ADSP  
DQB,DQP  
B
DQB,DQP  
WRITE REGISTER  
B
WRITE DRIVER  
OUTPUT  
BUFFERS  
BW  
B
A
DQs  
DQP  
DQP  
OUTPUT  
REGISTERS  
SENSE  
AMPS  
MEMORY  
ARRAY  
A
B
DQA,DQP  
A
E
DQA,DQP  
WRITE REGISTER  
A
WRITE DRIVER  
BW  
BWE  
GW  
INPUT  
REGISTERS  
ENABLE  
REGISTER  
CE1  
CE2  
PIPELINED  
ENABLE  
CE3  
OE  
ZZ  
SLEEP  
CONTROL  
Note:  
1. For best-practices recommendations, please refer to the Cypress application note System Design Guidelines on www.cypress.com.  
Cypress Semiconductor Corporation  
Document #: 38-05519 Rev. *F  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised July 5, 2006  
1234567...18

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型号 品牌 获取价格 描述 数据表
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