CY7B9930V-5AXCT

更新时间： 2024-09-30 05:09:27

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赛普拉斯 - CYPRESS		时钟驱动器逻辑集成电路
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11页	313K
描述
High Speed Multifrequency PLL Clock Buffer

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CY7B9930V-5AXCT 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	LQFP, QFP44,.47SQ,32
针数：	44	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.31.00.01
风险等级：	5.64	Is Samacsys：	N
其他特性：	CONFIGURABLE AS SINGLE ENDED TTL ALSO	系列：	7B
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	S-PQFP-G44
JESD-609代码：	e4	长度：	10 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	最大I（ol）：	0.03 A
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	44
实输出次数：	8	最高工作温度：	70 °C
最低工作温度：		输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	LQFP
封装等效代码：	QFP44,.47SQ,32	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE	峰值回流温度（摄氏度）：	260
电源：	3.3 V	Prop。Delay @ Nom-Sup：	0.5 ns
传播延迟（tpd）：	0.5 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.65 ns	座面最大高度：	1.6 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.63 V
最小供电电压 (Vsup)：	2.97 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子面层：	Nickel/Palladium/Gold (Ni/Pd/Au)	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	20	宽度：	10 mm
最小 fmax：	100 MHz	Base Number Matches：	1

CY7B9930V-5AXCT 数据手册

RoboClockII™ Junior,

CY7B9930V, CY7B9940V

High Speed Multifrequency

PLL Clock Buffer

Features

■ 12–100 MHz (CY7B9930V), or 24–200 MHz (CY7B9940V)

■ Single 3.3V ± 10% supply

input/output operation

■ 44-pin TQFP package

■ Matched pair output skew < 200 ps

■ Zero input-to-output delay

Functional Description

The CY7B9930V and CY7B9940V High-Speed Multifrequency

PLL Clock Buffers offer user-selectable control over system

clock functions. This multiple output clock driver provides the

system integrator with functions necessary to optimize the timing

of high performance computer or communication systems.

■ 10 LVTTL 50% duty-cycle outputs capable of driving 50ω

terminated lines

■ Commercial temperature range with eight outputs at 200

MHz

Ten configurable outputs can each drive terminated transmission

lines with impedances as low as 50Ω while delivering minimal and

specified output skews at LVTTL levels. The outputs are arranged

in three banks. The FB feedback bank consists of two outputs,

which allows divide-by functionality from 1 to 12. Any one of

these ten outputs can be connected to the feedback input as well

as driving other inputs.

■ Industrial temperature range with eight outputs at 200 MHz

■ 3.3V LVTTL/LV differential (LVPECL), fault-tolerant and hot

insertable reference inputs

■ Multiply ratios of (1–6, 8, 10, 12)

■ Operation up to 12x input frequency

Selectable reference input is a fault tolerance feature that allows

smooth change over to secondary clock source, when the

primary clock source is not in operation. The reference inputs are

configurable to accommodate both LVTTL or differential

(LVPECL) inputs. The completely integrated PLL reduces jitter

and simplifies board layout.

■ Individual output bank disable for aggressive power

management and EMI reduction

■ Output high impedance option for testing purposes

■ Fully integrated PLL with lock indicator

■ Low cycle-to-cycle jitter (<100 ps peak-peak)

Block Diagram

FBKA

LOCK

Control Logic

Divide

Generator

Phase

Freq.

Detector

VCO

Filter

REFA+

REFA–

REFB+

REFB–

REFSEL

Output_Mode

QFA0

QFA1

Divide

Matrix

FBDS0

FBDS1

Feedback Bank

Bank 2

2QA0

2QA1

2QB0

2QB1

DIS2

DIS1

1QA0

1QA1

Bank 1

1QB0

1QB1

Cypress Semiconductor Corporation

Document Number: 38-07271 Rev. *C

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised August 8, 2007

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