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CY28510OC

更新时间: 2024-01-19 19:20:27
品牌 Logo 应用领域
SPECTRALINEAR 晶体时钟发生器外围集成电路光电二极管
页数 文件大小 规格书
12页 161K
描述
Peripheral I/O Clock Generator

CY28510OC 技术参数

生命周期:Obsolete零件包装代码:SSOP
包装说明:SSOP,针数:48
Reach Compliance Code:unknownECCN代码:EAR99
HTS代码:8542.39.00.01风险等级:5.51
Is Samacsys:NJESD-30 代码:R-PDSO-G48
长度:15.875 mm端子数量:48
最高工作温度:70 °C最低工作温度:
最大输出时钟频率:66.669 MHz封装主体材料:PLASTIC/EPOXY
封装代码:SSOP封装形状:RECTANGULAR
封装形式:SMALL OUTLINE, SHRINK PITCH主时钟/晶体标称频率:14.31818 MHz
认证状态:Not Qualified座面最大高度:2.794 mm
最大供电电压:3.465 V最小供电电压:3.135 V
标称供电电压:3.3 V表面贴装:YES
技术:CMOS温度等级:COMMERCIAL
端子形式:GULL WING端子节距:0.635 mm
端子位置:DUAL宽度:7.5057 mm
uPs/uCs/外围集成电路类型:CLOCK GENERATOR, PROCESSOR SPECIFICBase Number Matches:1

CY28510OC 数据手册

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CY28510  
Peripheral I/O Clock Generator  
Features  
• 15 33.27 MHz or 66.669-MHz clock outputs  
• 1 REF 14.318 MHz  
• I2C Compatible Programmability With Block and Byte  
Modes  
• I2C Operates Up to 1MHz  
• Divide by 2, spread spectrum and output enable all  
selectable on a per-output basis via I2C register bits  
• I2C Address Selection of D0, D2, D4 or D6  
• Divide by 2 mode default values strappable on a  
per-group basis  
• 48-Pin SSOP Package  
• Output Enable pin controls all outputs  
Block Diagram  
Pin Configuration  
XIN  
REF  
VDDQ0  
1
2
3
4
5
6
7
8
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
GFS3  
REF  
GFS0  
VDDX  
VSSX  
XIN  
Mux  
y
2
CLKG0_0  
CLKG0_0  
CLKG0_1  
VSSQ0  
CLKG0_2  
VDDQ0  
Mux  
Mux  
y
2
2
CLKG0_1  
CLKG0_2  
PLL 1with  
Spread  
y
66MHz  
Spectrum  
XOUT  
VDDC  
ADDSEL0  
ADDSEL1  
VSSC  
VSSQ0  
Mux  
Mux  
Mux  
Mux  
Mux  
y
2
CLKG0_3  
CLKG0_3  
CLKG0_4  
VDDQ0  
9
y
y
y
y
2
2
2
2
CLKG0_4  
CLKG0_5  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
CLKG0_5  
PLL 2 no  
Spread  
Spectrum  
66MHz  
CLK_STOP#  
CLKG0_6  
CLKG0_7  
VSSQ0  
CLK_STOP#  
SCLK  
SDATA  
GFS1  
GFS2  
OE  
CLKG3  
VDDQ3  
VSSQ3  
CLKG0_6  
CLKG0_7  
(Group Frequency Select, 33 or 66MHz)  
GFS0  
VDDQ1  
CLKG1_0  
CLKG1_1  
VSSQ1  
VDDQ1  
CLKG1_2  
CLKG1_3  
VSSQ1  
Mux  
Mux  
Mux  
Mux  
y
y
y
y
2
2
2
2
CLKG1_0  
CLKG1_1  
CLKG1_2  
CLKG1_3  
SCLK  
I2C  
SDATA  
VSSQ2  
CLKG2_1  
CLKG2_0  
VDDQ2  
ADDSEL(0:1)  
VDDA  
VSSA  
GFS1  
Mux  
y
2
CLKG2_0  
Mux  
Mux  
y
y
2
2
CLKG2_1  
CLKG3  
GFS2  
GFS3  
OE  
Rev 1.0, November 20, 2006  
2200 Laurelwood Road, Santa Clara, CA 95054  
Page 1 of 12  
www.SpectraLinear.com  
Tel:(408) 855-0555 Fax:(408) 855-0550  

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