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CY24239

更新时间： 2024-02-21 20:11:48
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赛普拉斯 - CYPRESS /
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15页 154K
描述
Spread Spectrum Frequency Timing Generator

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CY24239 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SSOP包装说明：SSOP, SSOP56,.4
针数：56Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.29JESD-30 代码：R-PDSO-G56
JESD-609代码：e0长度：18.415 mm
湿度敏感等级：1端子数量：56
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：133.3 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP56,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：220电源：3.3 V
主时钟/晶体标称频率：14.318 MHz认证状态：Not Qualified
座面最大高度：2.794 mm子类别：Clock Generators
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.5 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC

CY24239 数据手册

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39  
CY24239  
Spread Spectrum Frequency Timing Generator  
Features  
Table 2. Pin Selectable Frequency  
Input Address  
CPU_F,  
PCI_F,  
Spread  
Spec-  
trum  
• Maximized EMI Suppression using Cypress’s Spread  
Spectrum Technology  
• –1.2% and –2.4% Spread Spectrum support  
• Three copies of CPU output  
CPU1:2 PCI0:5  
FS3 FS2 FS1 FS0  
(MHz)  
91.66  
75.0  
(MHz)  
30.5  
25.0  
33.3  
27.76  
33.3  
26.3  
27.5  
33.3  
30.5  
25.0  
33.3  
27.76  
30.5  
25.0  
33.3  
27.76  
1
1
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1
0
1
0
1
0
1
0
1
0
1
0
1
0
OFF  
OFF  
• Seven copies of PCI output  
100.0  
83.3  
OFF  
• One 48-MHz output for USB / One 24-MHz for SIO  
• Two buffered reference outputs  
• Two IOAPIC outputs  
• Seventeen SDRAM outputs provide support for  
4 DIMMs  
• SMBus interface for programming  
• Power management control inputs  
OFF  
66.6  
OFF  
105.0  
110.0  
133.3  
91.66  
75.0  
OFF  
OFF  
OFF  
–1.2%  
–1.2%  
–1.2%  
–1.2%  
–2.4%  
–2.4%  
–2.4%  
–2.4%  
Key Specifications  
100.0  
83.3  
CPU Cycle-to-Cycle Jitter:.......................................... 250 ps  
CPU to CPU Output Skew:......................................... 350 ps  
PCI to PCI Output Skew: ............................................ 500 ps  
SDRAMIN to SDRAM0:16 Delay: ..........................3.7 ns typ.  
VDDQ3: .................................................................... 3.3V±5%  
Table 1. Mode Input Table  
91.66  
75.0  
100.0  
83.3  
Mode  
Pin 3  
PCI_STOP#  
REF0  
0
1
Pin Configuration[1]  
Block Diagram  
VDDQ3  
REF0/(PCI_STOP#)  
VDDQ3  
REF1/FS2  
REF0/(PCI_STOP#)  
GND  
1
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
VDDQ3  
IOAPIC0  
IOAPIC_F  
GND  
REF1/FS2  
2
X1  
X2  
XTAL  
OSC  
3
4
PLL Ref Freq  
X1  
5
CPU_F  
CPU1  
VDDQ3  
X2  
6
Stop  
Clock  
Control  
IOAPIC_F  
VDDQ3  
PCI_F/MODE  
PCI0/FS3  
GND  
7
VDDQ3  
CPU2  
I/O Pin  
Control  
8
IOAPIC0  
GND  
9
CLK_STOP#  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
CLK_STOP#  
SDRAM16  
VDDQ3  
VDDQ3  
CPU_F  
PCI1  
PCI2  
Stop  
Clock  
PCI3  
SDRAM0  
SDRAM1  
GND  
SDRAM2  
SDRAM3  
SDRAM4  
SDRAM5  
VDDQ3  
SDRAM6  
SDRAM7  
GND  
SDRAM12  
SDRAM13  
VDDQ3  
24MHz/FS0  
48MHz/FS1  
CPU1  
CPU2  
PCI4  
Control  
PLL 1  
VDDQ3  
PCI5  
÷2,3,4  
SDRAMIN  
SDRAM11  
SDRAM10  
VDDQ3  
SDRAM9  
SDRAM8  
GND  
VDDQ3  
PCI_F/MODE  
PCI0/FS3  
PCI1  
Stop  
Clock  
Control  
PCI2  
SDRAM15  
PCI3  
PCI4  
25  
26  
27  
28  
SDRAM14  
GND  
SDATA  
SCLK  
SMBus  
Logic  
SDATA  
SCLK  
PCI5  
VDDQ3  
Note:  
48MHz/FS1  
PLL2  
1. Internal pull-up resistors should not be relied upon for setting I/O  
pins HIGH. Pin function with parentheses determined by MODE pin  
resistor strapping. Unlike other I/O pins, input FS3 has an internal  
pull-down resistor.  
24MHz/FS0  
VDDQ3  
SDRAM0:16  
Stop  
Clock  
Control  
SDRAMIN  
17  
Intel is a registered trademark of Intel Corporation.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07038 Rev. **  
Revised May 18, 2001  
1234567...15

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