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CS98ULPA877AHLF-T

更新时间： 2024-10-28 03:12:39
品牌 Logo 应用领域
艾迪悌 - IDT 时钟驱动器
页数 文件大小 规格书
14页 162K
描述
1.8V Low-Power Wide-Range Frequency Clock Driver

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CS98ULPA877AHLF-T 数据手册

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ICS98ULPA877A  
Advance Information  
Integrated  
Circuit  
Systems,Inc.  
1.8V Low-Power Wide-Range Frequency Clock Driver  
Pin Configuration  
RecommendedApplication:  
1
2
3
4
5
6
•
•
DDR2 Memory Modules / Zero Delay Board Fan Out  
Provides complete DDR2 DIMM logic solution  
A
B
C
D
E
F
ProductDescription/Features:  
•
•
•
•
•
Low skew, low jitter PLL clock driver  
1 to 10 differential clock distribution (SSTL_18)  
Feedback pins for input to output synchronization  
Spread Spectrum tolerant inputs  
G
H
J
Auto PD when input signal is at a certain logic state  
SwitchingCharacteristics:  
K
•
•
•
•
Period jitter:40ps (DDR2-400/533)  
30ps (DDR2-667/800)  
Half-period jitter: 60ps (DDR2-400/533)  
50ps (DDR2-667/800)  
OUTPUT - OUTPUT skew: 40ps (DDR2-400/533)  
30ps (DDR2-667/800)  
CYCLE - CYCLE jitter 40ps  
52-Ball BGA  
Top View  
1
2
3
4
5
6
A
B
C
D
E
F
G
H
J
CLKT1  
CLKC1  
CLKC2  
CLKT2  
CLK_INT  
CLK_INC  
AGND  
AVDD  
CLKT0  
GND  
GND  
VDDQ  
VDDQ  
VDDQ  
VDDQ  
GND  
CLKC0  
GND  
NB  
VDDQ  
NB  
NB  
VDDQ  
NB  
CLKC5  
GND  
NB  
VDDQ  
NB  
CLKT5  
GND  
GND  
OS  
CLKT6  
CLKC6  
CLKC7  
CLKT7  
VDDQ  
OE  
VDDQ  
GND  
GND  
CLKC9  
FB_INT  
FB_INC  
FB_OUTC  
FB_OUTT  
CLKT8  
NB  
VDDQ  
NB  
GND  
CLKT9  
CLKT3  
CLKC3  
GND  
CLKC4  
GND  
CLKT4  
K
CLKC8  
Block Diagram  
LD or OE(1)  
POWER  
DOWN  
AND  
TEST  
MODE  
LOGIC  
LD  
OE  
CLKT0  
LD, OS, or OE  
PLL BYPASS  
OS  
CLKC0  
CLKT1  
AVDD  
CLKC7  
CLKT7  
VDDQ  
1
2
3
4
5
6
7
8
9
VDDQ  
CLKC2  
CLKT2  
30  
29  
28  
27  
26  
25  
CLKC1  
CLKT2  
CLKC2  
CLKT3  
FB_INT  
FB_INC  
FBOUTC  
FBOUTT  
VDDQ  
CLK_INT  
CLK_INC  
VDDQ  
CLKC3  
CLKT4  
CLKC4  
CLKT5  
CLK_INT  
CLK_INC  
24  
AGND  
AVDD  
CLKC5  
CLKT6  
23  
22  
21  
10KΩ - 100KΩ  
PLL  
VDDQ  
OE  
CLKC6  
CLKT7  
FBIN_INT  
FBIN_INC  
10  
GND  
OS  
CLKC7  
CLKT8  
CLKC8  
CLKT9  
CLKC9  
NOTE:  
1. The Logic Detect (LD) powers down the device  
when a logic LOW is applied to both CLK_INT and  
CLK_INC.  
40-Pin MLF  
FBOUTT  
FBOUTC  
1177C—05/23/07  
ADVANCE INFORMATION documents contain information on products in the formative or design phase development. Characteristic data and other specifications are design goals.  
ICS reserves the right to change or discontinue these products without notice. Third party brands and names are the property of their respective owners.  
1234567...14

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与CS98ULPA877AHLF-T相关器件

型号 品牌 获取价格 描述 数据表
CS9ARH RALTRON

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 		CLOCK OSCILLATOR, PECL, +3.3 VDC or +2.5VDC
CS9ARH-106.250 RALTRON

获取价格

 		XO, Clock, 75MHz Min, 330MHz Max, 106.25MHz Nom
CS9ARH-125.000 RALTRON

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 		PECL Output Clock Oscillator, 50MHz Min, 330MHz Max, 125MHz Nom, ROHS COMPLIANT, MINIATURE
CS9ARH-150.000 RALTRON

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 		PECL Output Clock Oscillator, 50MHz Min, 330MHz Max, 150MHz Nom, ROHS COMPLIANT, MINIATURE
CS9ARH-150.0000 RALTRON

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 		XO, Clock, 75MHz Min, 330MHz Max, 150MHz Nom
CS9ARH-155.520 RALTRON

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 		XO, Clock, 75MHz Min, 330MHz Max, 155.52MHz Nom
CS9ARH-155.5200 RALTRON

获取价格

 		XO, Clock, 75MHz Min, 330MHz Max, 155.52MHz Nom
CS9ARH-156.250 RALTRON

获取价格

 		PECL Output Clock Oscillator, 50MHz Min, 330MHz Max, 156.25MHz Nom, ROHS COMPLIANT, MINIAT
CS9ARH-156.2500 RALTRON

获取价格

 		XO, Clock, 75MHz Min, 330MHz Max, 156.25MHz Nom
CS9ARH-161.1328 RALTRON

获取价格

 		PECL Output Clock Oscillator, 50MHz Min, 330MHz Max, 161.1328MHz Nom, ROHS COMPLIANT, MINI

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