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CD4031BCN PDF预览

CD4031BCN

更新时间： 2024-11-12 21:12:47
品牌 Logo 应用领域
德州仪器 - TI 光电二极管输出元件逻辑集成电路触发器
页数 文件大小 规格书
6页 145K
描述
4000/14000/40000 SERIES, 64-BIT RIGHT SERIAL IN SERIAL OUT SHIFT REGISTER, COMPLEMENTARY OUTPUT, PDIP16, PLASTIC, DIP-16

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CD4031BCN 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：DIP, DIP16,.3Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.35
其他特性：DELAYED BUFFERED CLOCK OUTPUT FOR CASCADING计数方向：RIGHT
系列：4000/14000/40000JESD-30 代码：R-PDIP-T16
JESD-609代码：e0长度：19.305 mm
负载电容（CL）：50 pF逻辑集成电路类型：SERIAL IN SERIAL OUT
位数：64功能数量：1
端子数量：16最高工作温度：85 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5/15 V传播延迟（tpd）：600 ns
认证状态：Not Qualified座面最大高度：5.08 mm
子类别：Shift Registers最大供电电压 (Vsup)：15 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：1.6 MHzBase Number Matches：1

CD4031BCN 数据手册

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February 1988  
CD4031BM/CD4031BC  
64-Stage Static Shift Register  
General Description  
Features  
Y
Wide supply voltage range  
3.0V to 15V  
0.45 V (typ.)  
The CD4031BM/CD4031BC is an integrated, complemen-  
tary MOS (CMOS), 64-stage, fully static shift register. Two  
data inputs, DATA IN and RECIRCULATE IN, and a MODE  
CONTROL input are provided. Data at the DATA input  
(when MODE CONTROL is low) or data at the RECIRCU-  
LATE input (when MODE CONTROL is high), which meets  
the setup and hold time requirements, is entered into the  
first stage of the register and is shifted one stage at each  
positive transition of the CLOCK.  
Y
High noise immunity  
DD  
Y
Low power TTL  
compatibility  
fan out of 2 driving 74L  
or 1 driving 74LS  
DC to 8 MHz  
Y
Fully static operation  
e
V
10V (typ.)  
5 pF (typ.)  
input capacitance  
DD  
Y
Fully buffered clock input  
Y
Single phase clocking requirements  
Data output is available in both true and complement forms  
from the 64th stage. Both the DATA OUT (Q) AND DATA  
OUT (Q) outputs are fully buffered.  
Y
Delayed clock output for reduced clock drive require-  
ments  
Y
Y
Y
Fully buffered outputs  
The CLOCK input of the CD4031BM/CD4031BC is fully  
buffered, and present only a standard input load capaci-  
High current sinking capability  
Q output  
1.6 mA  
@
e
V
DD  
5V and 25 C  
§
tance. However, a DELAYED CLOCK OUTPUT (CL ) has  
D
been provided to allow reduced clock drive fan-out and tran-  
sition time requirements when cascading packages.  
Logic and Connection Diagrams  
TL/F/5962–1  
Dual-In-Line Package  
Order Number CD4031B  
TL/F/5962–2  
Top View  
C
1995 National Semiconductor Corporation  
TL/F/5962  
RRD-B30M105/Printed in U. S. A.  
123456

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型号 品牌 获取价格 描述 数据表
CD4031BCN/B+ TI

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 		IC,SHIFT REGISTER,CMOS,DIP,16PIN,PLASTIC
CD4031BD3 RENESAS

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 		Serial In Serial Out, 4000/14000/40000 Series, 64-Bit, Right Direction, Complementary Outp
CD4031BE ROCHESTER

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