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ATF1504ASVL-20AC44

更新时间： 2024-01-31 01:21:13

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爱特美尔 - ATMEL		可编程逻辑器件输入元件异步传输模式 ATM 时钟
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Low-voltage, Complex Programmable Logic Device

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ATF1504ASVL-20AC44 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	TQFP, TQFP44,.47SQ,32
针数：	44	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.46
其他特性：	YES	最大时钟频率：	83.3 MHz
系统内可编程：	YES	JESD-30 代码：	S-PQFP-G44
JESD-609代码：	e0	JTAG BST：	YES
长度：	10 mm	湿度敏感等级：	3
专用输入次数：		I/O 线路数量：	32
宏单元数：	64	端子数量：	44
最高工作温度：	70 °C	最低工作温度：
组织：	0 DEDICATED INPUTS, 32 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	TQFP
封装等效代码：	TQFP44,.47SQ,32	封装形状：	SQUARE
封装形式：	FLATPACK, THIN PROFILE	峰值回流温度（摄氏度）：	240
电源：	2.5/3.3,3.3 V	可编程逻辑类型：	EE PLD
传播延迟：	20 ns	认证状态：	Not Qualified
座面最大高度：	1.2 mm	子类别：	Programmable Logic Devices
最大供电电压：	3.6 V	最小供电电压：	3 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	10 mm
Base Number Matches：	1

ATF1504ASVL-20AC44 数据手册

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Input Diagram

I/O Diagram

Speed/Power

Management

The ATF1504ASV(L) has several built-in speed and power management features. The

ATF1504ASV(L) contains circuitry that automatically puts the device into a low power

standby mode when no logic transitions are occurring. This not only reduces power con-

sumption during inactive periods, but also provides proportional power savings for most

applications running at system speeds below 5 MHz. This feature may be selected as a

device option.

To further reduce power, each ATF1504ASV(L) macrocell has a reduced-power bit fea-

ture. This feature allows individual macrocells to be configured for maximum power

savings. This feature may be selected as a design option.

All ATF1504ASV(L) also have an optional power-down mode. In this mode, current

drops to below 5 mA. When the power-down option is selected, either PD1 or PD2 pins

(or both) can be used to power down the part. The power-down option is selected in the

design source file. When enabled, the device goes into power down when either PD1 or

PD2 is high. In the power-down mode, all internal logic signals are latched and held, as

are any enabled outputs.

All pin transitions are ignored until the PD pin is brought low. When the power-down fea-

ture is enabled, the PD1 or PD2 pin cannot be used as a logic input or output. However,

the pin’s macrocell may still be used to generate buried foldback and cascade logic

signals.

ATF1504ASV(L)

1409I–PLD–2/03

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