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AFE1103E/1K

更新时间： 2024-01-15 18:43:36

品牌	Logo	应用领域
德州仪器 - TI		电信光电二极管电信集成电路
页数	文件大小	规格书
14页	337K
描述
DATACOM, DIGITAL SLIC, PDSO48, GREEN, PLASTIC, SSOP-48

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AFE1103E/1K 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SSOP	包装说明：	SSOP, SSOP48,.4
针数：	48	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	Factory Lead Time：	1 week
风险等级：	5.73	数据速率：	1168 Mbps
JESD-30 代码：	R-PDSO-G48	长度：	15.875 mm
功能数量：	1	端子数量：	48
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	SSOP
封装等效代码：	SSOP48,.4	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3.3,5 V	认证状态：	Not Qualified
座面最大高度：	2.79 mm	子类别：	Other Telecom ICs
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	电信集成电路类型：	DIGITAL SLIC
温度等级：	INDUSTRIAL	端子形式：	GULL WING
端子节距：	0.635 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7.5 mm
Base Number Matches：	1

AFE1103E/1K 数据手册

TIMING DIAGRAM

Transmit Timing

t_tx1

t_tx2

txCLK

txDAT_P(+3 Symbol)

txDAT_P(+1 Symbol)

txDAT_P(–1 Symbol)

txDAT_P(–3 Symbol)

t_tx1/4

t_tx1/2

3t_tx1/4

t_tx1/16 min

Receive Timing

nt_tx1/16

rxSYNC

nt_tx1/16 + 3t_tx1/96

nt_tx1/16 + 51t_tx1/96

Data 1

Data 1a

Data 2

rxD13 - rxD0

10ns

NOTES: (1) Any transmit sequence not shown will result in a zero symbol. (2) All transitions are specified relative to the rising edge of

txCLK. (3) Maximum allowable error for any txDAT edge is ±t_tx1/12 (±17.8ns at E1 rate; ±26.6ns at T1 rate). (4) txDAT_Nis the inverse of

txDAT_P. (5) Both txDAT inputs are read by the AFE1103 at 1/8, 3/8, and 5/8 of a symbol period from the rising edge of txCLK. (6)

rxSYNC can shift to one of 16 discrete delay times from the rising edge of txCLK. (7) It is recommended that rxD13 - rxD0 be read on

the rising edge of rxSYNC.

FIGURE 3. Timing Diagram.

RECEIVE TIMING

The bandwidth of the A/D converter decimation filter is

equal to one half of the symbol rate. The A/D converter data

output rate is 2X the symbol rate. The specifications of the

AFE1103 assume that one A/D converter output is used per

symbol period and the other interpolated output is ignored.

The Receive Timing Diagram above suggests using the

rxSYNC pulse to read the first data output in a symbol

period. Either data output may be used. Both data outputs

may be used for more flexible post-processing.

The rxSYNC signal controls portions of the A/D converter’s

decimation filter and the data output timing of the A/D

converter. It is generated at the symbol rate by the user and

must be synchronized with txCLK. The leading edge of

rxSYNC can occur at the leading edge of txCLK or it can be

shifted by the user in increments of 1/16 of a symbol period

to one of 15 discrete delay times after the leading edge of

txCLK.

AFE1103

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