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ADSP-21364KBCZ-1AA

更新时间： 2024-02-16 07:00:06
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亚德诺 - ADI /
页数 文件大小 规格书
52页 2274K
描述
SHARC Processor

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ADSP-21364KBCZ-1AA 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：BGA
包装说明：LFBGA, BGA136,14X14,32针数：136
Reach Compliance Code：compliantECCN代码：3A991.A.2
HTS代码：8542.31.00.01风险等级：1.95
其他特性：ALSO REQUIRES 3.3V SUPPLY地址总线宽度：16
桶式移位器：YES位大小：32
边界扫描：YES最大时钟频率：55.55 MHz
外部数据总线宽度：16格式：FLOATING POINT
内部总线架构：MULTIPLEJESD-30 代码：S-PBGA-B136
JESD-609代码：e1长度：12 mm
低功率模式：NO湿度敏感等级：3
端子数量：136最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：LFBGA封装等效代码：BGA136,14X14,32
封装形状：SQUARE封装形式：GRID ARRAY, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：260电源：1.2,3.3 V
认证状态：Not QualifiedRAM（字数）：98304
座面最大高度：1.7 mm子类别：Digital Signal Processors
最大供电电压：1.26 V最小供电电压：1.14 V
标称供电电压：1.2 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Silver/Copper (Sn/Ag/Cu)端子形式：BALL
端子节距：0.8 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：40宽度：12 mm
uPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHERBase Number Matches：1

ADSP-21364KBCZ-1AA 数据手册

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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366  
OUTPUT DRIVE CURRENTS  
CAPACITIVE LOADING  
Figure 37 shows typical I-V characteristics for the output driv-  
ers of the ADSP-2136x. The curves represent the current drive  
capability of the output drivers as a function of output voltage.  
Output delays and holds are based on standard capacitive loads:  
30 pF on all pins (see Figure 38). Figure 42 shows graphically  
how output delays and holds vary with load capacitance. The  
graphs of Figure 40, Figure 41, and Figure 42 may not be linear  
outside the ranges shown for Typical Output Delay vs. Load  
Capacitance and Typical Output Rise Time (20% to 80%,  
V = Min) vs. Load Capacitance.  
40  
V
OH  
30  
20  
3.3V, +25°C  
3.47V, -45°C  
12  
10  
10  
0
3.11V, +125°C  
RISE  
y = 0.0467x + 1.6323  
FALL  
-
10  
8
3.11V, +125°C  
-
20  
3.3V, +25°C  
3.5  
6
V
-
-
30  
40  
OL  
3.47V,  
1.0  
-
45°C  
4
y = 0.045x + 1.524  
0
0.5  
1.5  
2.0  
2.5  
3.0  
SWEEP (VDDEXT) VOLTAGE (V)  
2
0
Figure 37. ADSP-2136x Typical Drive  
50  
100  
150  
200  
250  
0
TEST CONDITIONS  
LOAD CAPACITANCE (pF)  
The ac signal specifications (timing parameters) appear in  
Table 14 on Page 21 through Table 40 on Page 45. These include  
output disable time, output enable time, and capacitive loading.  
The timing specifications for the SHARC apply for the voltage  
reference levels in Figure 38.  
Figure 40. Typical Output Rise/Fall Time  
(20% to 80%, VDDEXT = Max)  
Timing is measured on signals when they cross the 1.5 V level as  
described in Figure 39. All delays (in nanoseconds) are mea-  
sured between the point that the first signal reaches 1.5 V and  
the point that the second signal reaches 1.5 V.  
12  
10  
RISE  
y = 0.049x + 1.5105  
FALL  
8
6
4
2
0
50⍀  
TO  
OUTPUT  
PIN  
1.5V  
y = 0.0482x + 1.4604  
30pF  
Figure 38. Equivalent Device Loading for AC Measurements  
(Includes All Fixtures)  
0
50  
100  
150  
200  
250  
LOAD CAPACITANCE (pF)  
Figure 41. Typical Output Rise/Fall Time  
(20% to 80%, VDDEXT = Min)  
INPUT  
OR  
1.5V  
1.5V  
OUTPUT  
Figure 39. Voltage Reference Levels for AC Measurements  
Rev. A  
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December 2006  
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