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Datasheet > 电信电路 > 蜂窝电话电路> ADF7021BCPZ-RL
ADF7021BCPZ-RL PDF预览

ADF7021BCPZ-RL

更新时间： 2024-02-06 11:36:50
品牌 Logo 应用领域
亚德诺 - ADI ISM频段
页数 文件大小 规格书
44页 462K
描述
High Performance Narrowband ISM Transceiver IC

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ADF7021BCPZ-RL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC48,.27SQ,20针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.16
JESD-30 代码：S-XQCC-N48JESD-609代码：e3
长度：7 mm湿度敏感等级：1
功能数量：1端子数量：48
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装等效代码：LCC48,.27SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：225
电源：2.5/3.3 V认证状态：Not Qualified
座面最大高度：1 mm子类别：Other Telecom ICs
标称供电电压：3 V表面贴装：YES
电信集成电路类型：RF AND BASEBAND CIRCUIT温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7 mm
Base Number Matches：1

ADF7021BCPZ-RL 数据手册

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Preliminary Technical Data  
ADF7021  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions  
CHANNEL FILTERING  
Adjacent Channel Rejection  
(Offset = 1 ꢀ IF Filter BW Setting)  
Second Adjacent Channel Rejection  
(Offset = 2 ꢀ IF Filter BW Setting)  
Third Adjacent Channel Rejection  
(Offset = 3 ꢀ IF Filter BW Setting)  
27  
50  
55  
dB  
dB  
dB  
IF filter BW setting = 12.5 kHz, 18.75 kHz, 25 kHz  
Desired signal 3 dB above the input sensitivity  
level, CW interferer power level  
Increased until BER = 10−3, image channel  
excluded  
Image Channel Rejection  
Co-Channel Rejection  
Wideband Interference Rejection  
35  
−3  
70  
dB  
dB  
dB  
Image at FRF − 200 kHz  
Swept from 100 MHz to 2 GHz, measured as  
channel rejection  
BLOCKING  
1 MHz  
60  
dB  
Desired signal 3 dB above the input sensitivity  
level, CW interferer power level  
5 MHz  
10 MHz  
68  
65  
72  
12  
24 − j60  
26 − j63  
71 − j128  
dB  
dB  
dB  
dBm  
Ω
Increased until BER = 10−2  
10 MHz (High Linearity Mode)  
Saturation (Maximum Input Level)  
LNA Input Impedance  
FSK mode, BER = 10−3  
FRF = 915 MHz, RFIN to GND  
FRF = 868 MHz  
Ω
Ω
FRF = 433 MHz  
RECEIVE SIGNAL STRENGTH INDICATOR (RSSI)  
Range at Input  
Linearity  
Absolute Accuracy  
Response Time  
−110 to −36  
2
3
dBm  
dB  
dB  
150  
μs  
See the RSSI/AGC section  
PHASE-LOCKED LOOP (PLL)  
VCO Gain  
65  
MHz/V  
902 MHz to 928 MHz band, VCO adjust = 0,  
VCO_BIAS_SETTING = 8  
130  
65  
−99  
MHz/V  
MHz/V  
dBc/Hz  
860 MHz to 870 MHz band, VCO adjust = 0  
433 MHz, VCO adjust = 0  
PA = 10 dBm, VDD = 3.0 V, PFD = 24.57 MHz,  
Phase Noise (In-Band)  
FRF = 433 MHz, VCO_BIAS_SETTING = 15  
Phase Noise (Out-of-Band)  
Residual FM  
PLL Settling  
−113  
128  
40  
dBc/Hz  
Hz  
μs  
1 MHz offset  
From 200 Hz to 20 kHz, FRF = 868 MHz  
Measured for a 10 MHz frequency step to  
within 5 ppm accuracy, PFD = 20 MHz,  
loop bandwidth (LBW) = 50 kHz  
REFERENCE INPUT  
Crystal Reference  
External Oscillator  
Load Capacitance  
Crystal Start-Up Time  
Input Level  
3.625  
3.625  
TBD  
TBD  
MHz  
MHz  
pF  
ms  
CMOS  
levels  
33  
2.1  
PC board layout and crystal specific  
11.0592 MHz crystal, using 33 pF load capacitors  
See the Reference Input section  
ADC PARAMETERS  
INL  
DNL  
1
1
LSB  
LSB  
From 2.3 V to 3.6 V, TA = 25°C  
From 2.3 V to 3.6 V, TA = 25°C  
TIMING INFORMATION  
Chip Enabled to Regulator Ready  
Chip Enabled to RSSI Ready  
Tx to Rx Turnaround Time  
10  
3.0  
150 μs +  
(5 ꢀ TBIT)  
μs  
ms  
CREG = 100 nF  
See Table 14 for more details  
Time to synchronized data out, includes AGC  
settling; see AGC Information and Timing  
section for more details  
Rev. PrI | Page 5 of 44  
12345678...44

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