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ADCLK950

更新时间： 2024-02-21 19:49:56
品牌 Logo 应用领域
亚德诺 - ADI 半导体时钟
页数 文件大小 规格书
12页 368K
描述
Two Selectable Inputs, 10 LVPECL Outputs, SiGe Clock Fanout Buffer

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ADCLK950 技术参数

生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：40
Reach Compliance Code：unknown风险等级：5.76
系列：950输入调节：DIFFERENTIAL
JESD-30 代码：S-XQCC-N40长度：6 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER功能数量：1
反相输出次数：端子数量：40
实输出次数：10最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE传播延迟（tpd）：0.21 ns
认证状态：COMMERCIALSame Edge Skew-Max（tskwd）：0.045 ns
座面最大高度：1 mm最大供电电压 (Vsup)：3.63 V
最小供电电压 (Vsup)：2.97 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：BIPOLAR
温度等级：INDUSTRIAL端子面层：NOT SPECIFIED
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD宽度：6 mm
Base Number Matches：1

ADCLK950 数据手册

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ADCLK950  
SPECIFICATIONS  
ELECTRICAL CHARACTERISTICS  
Typical (Typ column) values are given for VCC − VEE = 3.3 V and TA = 25°C, unless otherwise noted. Minimum (Min column) and maximum  
(Max column) values are given over the full VCC − VEE = 3.3 V 10ꢀ and TA = −40°C to +85°C variation, unless otherwise noted.  
Table 1. Clock Inputs and Outputs  
Parameter  
Symbol Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
DC INPUT CHARACTERISTICS  
Input Common Mode Voltage VICM  
VEE + 1.5  
0.4  
VCC − 0.1  
3.4  
V
V p-p  
pF  
Input Differential Range  
Input Capacitance  
VID  
CIN  
1.ꢀ V between input pins  
0.4  
Input Resistance  
Single-Ended Mode  
Differential Mode  
Common Mode  
Input Bias Current  
Hysteresis  
50  
100  
50  
20  
10  
Ω
Ω
kΩ  
μA  
mV  
Open VTx  
DC OUTPUT CHARACTERISTICS  
Output Voltage High Level  
Output Voltage Low Level  
Output Voltage Differential  
Reference Voltage  
VOH  
VOL  
VOD  
VREF  
VCC − 1.26  
VCC − 1.99  
610  
VCC − 0.ꢀ6  
VCC − 1.54  
960  
V
V
mV  
50 Ω to (VCC − 2.0 V)  
50 Ω to (VCC − 2.0 V)  
50 Ω to (VCC − 2.0 V)  
Output Voltage  
Output Resistance  
(VCC + 1)/2  
235  
V
Ω
−500 μA to +500 μA  
Table 2. Timing Characteristics  
Parameter  
Symbol Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
AC PERFORMANCE  
Maximum Output Frequency  
4.5  
4.8  
GHz  
See Figure 4 for differential output voltage  
vs. frequency, >0.8 V differential output  
swing  
Output Rise Time  
Output Fall Time  
Propagation Delay  
Temperature Coefficient  
Output-to-Output Skew1  
Part-to-Part Skew  
tR  
tF  
tPD  
40  
40  
1ꢀ5  
ꢀ5  
ꢀ5  
210  
50  
9
90  
90  
245  
ps  
ps  
ps  
fs/°C  
ps  
20% to 80% measured differentially  
VICM = 2 V, VID = 1.6 V p-p  
28  
45  
ps  
VID = 1.6 V p-p  
Additive Time Jitter  
Integrated Random Jitter  
Broadband Random Jitter2  
Crosstalk-Induced Jitter3  
CLOCK OUTPUT PHASE NOISE  
Absolute Phase Noise  
28  
ꢀ5  
90  
fs rms  
fs rms  
fs rms  
BW = 12 kHz − 20 MHz, CLK = 1 GHz  
VID = 1.6 V p-p, 8 V/ns, VICM = 2 V  
Input slew rate > 1 V/ns (see Figure 11, the  
phase noise plot, for more details)  
fIN = 1 GHz  
−119  
−134  
−145  
−150  
−150  
dBc/Hz @100 Hz offset  
dBc/Hz @1 kHz offset  
dBc/Hz @10 kHz offset  
dBc/Hz @100 kHz offset  
dBc/Hz >1 MHz offset  
1 The output skew is the difference between any two similar delay paths while operating at the same voltage and temperature.  
2 Measured at the rising edge of the clock signal; calculated using the SNR of the ADC method.  
3 This is the amount of added jitter measured at the output while two related, asynchronous, differential frequencies are applied to the inputs.  
Rev. 0 | Page 3 of 12  
 
 
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