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ADC11DV200CISQE

更新时间： 2024-11-24 06:36:19
品牌 Logo 应用领域
美国国家半导体 - NSC 转换器
页数 文件大小 规格书
24页 496K
描述
Dual 11-bit, 200 MSPS Low-Power A/D Converter with Parallel LVDS/CMOS Outputs

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ADC11DV200CISQE 技术参数

生命周期：Transferred包装说明：HVQCCN, LCC60,.35SQ,20
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.61
最大模拟输入电压：1.5 V最小模拟输入电压：
最长转换时间：0.005 µs转换器类型：ADC, PROPRIETARY METHOD
JESD-30 代码：S-XQCC-N60长度：9 mm
最大线性误差 (EL)：0.0732%模拟输入通道数量：2
位数：11功能数量：1
端子数量：60最高工作温度：85 °C
最低工作温度：-40 °C输出位码：BINARY, 2'S COMPLEMENT BINARY
输出格式：PARALLEL, WORD封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC60,.35SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
电源：1.8 V认证状态：Not Qualified
采样速率：200 MHz采样并保持/跟踪并保持：SAMPLE
座面最大高度：0.8 mm子类别：Analog to Digital Converters
标称供电电压：1.8 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD宽度：9 mm
Base Number Matches：1

ADC11DV200CISQE 数据手册

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April 23, 2009  
ADC11DV200  
Dual 11-bit, 200 MSPS Low-Power A/D Converter with  
Parallel LVDS/CMOS Outputs  
General Description  
Features  
The ADC11DV200 is a monolithic analog-to-digital converter  
capable of converting two analog input signals into 11-bit dig-  
ital words at rates up to 200 Mega Samples Per Second  
(MSPS). The digital output mode is selectable and can be ei-  
ther differential LVDS or CMOS signals. This converter uses  
a differential, pipelined architecture with digital error correc-  
tion and an on-chip sample-and-hold circuit to minimize die  
size and power consumption while providing excellent dy-  
namic performance. A unique sample-and-hold stage yields  
a full-power bandwidth of 900MHz. Fabricated in core CMOS  
process, the ADC11DV200 may be operated from a single  
1.8V power supply. The ADC11DV200 achieves approxi-  
mately 10.06 effective bits at Nyquist and consumes just  
280mW at 170MSPS in CMOS mode 450mW at 200MSPS in  
LVDS mode. The power consumption can be scaled down  
further by reducing sampling rates.  
Single 1.8V power supply operation.  
■
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■
■
Power scaling with clock frequency.  
Internal sample-and-hold.  
Internal or external reference.  
Power down mode.  
Offset binary or 2's complement output data format.  
LVDS or CMOS output signals.  
60-pin LLP package, (9x9x0.8mm, 0.5mm pin-pitch)  
Clock Duty Cycle Stabilizer.  
■
■
IF Sampling Bandwidth > 900MHz.  
Key Specifications  
Resolution  
Conversion Rate  
ENOB  
SNR  
SINAD  
11 Bits  
■
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■
■
200 MSPS  
10.06 bits (typ) @Fin=70MHz  
62.5 dBFS (typ) @Fin=70MHz  
62.3 dBFS (typ) @Fin=70MHz  
82 dBFS (typ) @Fin=70MHz  
450 mW (typ) @Fs=200 MSPS  
280 mW (typ) @Fs=170 MSPS  
−40°C to +85°C.  
Applications  
Digital Predistortion (DPD)  
■
■
■
■
Wireless Communications Infrastructure  
SFDR  
Medical Imaging  
LVDS Power  
CMOS Power  
Operating Temp. Range  
Portable Instrumentation  
Digital Video  
■
Block Diagram  
30087502  
© 2009 National Semiconductor Corporation  
300875  
www.national.com  
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与ADC11DV200CISQE相关器件

型号 品牌 获取价格 描述 数据表
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