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ADAU1462WBCPZ150

更新时间： 2024-01-17 20:41:31

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亚德诺 - ADI		商用集成电路
页数	文件大小	规格书
202页	10165K
描述
SigmaDSP Digital Audio Processor

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ADAU1462WBCPZ150 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	包装说明：	HVQCCN,
针数：	72	Reach Compliance Code：	compliant
风险等级：	5.58	商用集成电路类型：	CONSUMER CIRCUIT
JESD-30 代码：	S-XQCC-N72	长度：	10 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	72	最高工作温度：	105 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
座面最大高度：	1 mm	最大供电电压 (Vsup)：	1.26 V
最小供电电压 (Vsup)：	1.14 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	10 mm
Base Number Matches：	1

ADAU1462WBCPZ150 数据手册

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Data Sheet

ADAU1462/ADAU1466

TIMING SPECIFICATIONS

Master Clock Input

T_A= −40°C to +105°C, DVDD = 1.2 V 5%, IOVDD = 1.8 V − 5% to 3.3 V + 10%, unless otherwise noted.

Table 6.

Parameter

Min

Max

Unit

Description

MASTER CLOCK INPUT (MCLK)

f_MCLK

t_MCLK

2.375

27.8

421

MHz

MCLK frequency

MCLK period

t_MCLKD

t_MCLKH

t_MCLKL

CLKOUT Jitter

CORE CLOCK

f_CORE

MCLK duty cycle

MCLK width high

MCLK width low

Cycle to cycle rms average

0.25 × t_MCLK

0.75 × t_MCLK

106

ADAU1462 and ADAU1466

152

294.912

MHz

System (DSP core) clock frequency; PLL

feedback divider ranges from 64 to 108

t_CORE

ADAU1462 and ADAU1466

3.39

System (DSP core) clock period

¹Not shown in Figure 2.

t_MCLK

MCLK

t_MCLKH

t_MCLKL

Figure 2. Master Clock Input Timing Specifications

RESET

T_A= −40°C to +105°C, DVDD = 1.2 V 5%, IOVDD = 1.8 V − 5% to 3.3 V + 10%.

Table 7.

Parameter

Min

Max

Unit

Description

Reset pulse width low

t_WRST

RESET

Figure 3. Reset Timing Specification

Rev. C | Page 9 of 202

1...6 7 8910 11 12...202

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ADAU1462WBCPZ150 替代型号

型号	品牌	替代类型	描述	数据表
ADAU1462WBCPZ150RL	ADI	完全替代	SigmaDSP Digital Audio Processor

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型号	品牌	获取价格	描述	数据表
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ADAU1462WBCPZ300	ADI	获取价格	SigmaDSP Compact Digital Audio Processor
ADAU1462WBCPZ300RL	ADI	获取价格	SigmaDSP Digital Audio Processor
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