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AD9860BST

更新时间： 2024-02-26 18:31:24
品牌 Logo 应用领域
亚德诺 - ADI 通信
页数 文件大小 规格书
32页 588K
描述
Mixed-Signal Front-End (MxFE⑩) Processor for Broadband Communications

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AD9860BST 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：PLASTIC, LQFP-128针数：128
Reach Compliance Code：compliantECCN代码：5A991.B.1
HTS代码：8542.39.00.01风险等级：5.06
JESD-30 代码：R-PQFP-G128JESD-609代码：e3
长度：20 mm湿度敏感等级：3
功能数量：1端子数量：128
最高工作温度：70 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP128,.63X.87,20封装形状：RECTANGULAR
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
座面最大高度：1.6 mm子类别：Other Telecom ICs
标称供电电压：3.3 V表面贴装：YES
技术：CMOS电信集成电路类型：TELECOM CIRCUIT
温度等级：OTHER端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：14 mmBase Number Matches：1

AD9860BST 数据手册

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AD9860/AD9862  
PIN FUNCTION DESCRIPTIONS  
Pin No. Mnemonic Function  
Receive Pins  
Pin No.  
Mnemonic  
Function  
Clock Pins  
68/70–79 D0A to  
D9A/D11A Receive Channel A  
80/82–91 D0B to 10-/12-Bit ADC Output of  
D9B/D11B Receive Channel B  
10-/12-Bit ADC Output of  
10  
11, 16  
12  
13  
14  
DLL_Lock  
AGND  
NC  
AVDD  
OSC1  
DLL Lock Indicator Pin  
DLL Analog Ground Pins  
No Connect  
DLL Analog Supply Pin  
Single Ended Input Clock  
(or Crystal Oscillator Input)  
92  
RxSYNC  
Synchronization Clock for  
Channel A and Channel B Rx Paths  
98, 99,  
AVDD  
Analog Supply Pins  
15  
17  
64  
OSC2  
CLKSEL  
CLKOUT2  
Crystal Oscillator Input  
Controls CLKOUT1 Rate  
104, 105,  
117, 118,  
123, 124,  
Clock Output Generated from Input  
Clock (DLL Multiplier Setting  
and CLKOUT2 Divide Factor)  
Clock Output Generated from  
Input Clock (1ꢀ if CLKSEL = 1  
or /2 if CLKSEL = 0)  
100, 103, AGND  
106, 109,  
Analog Ground Pins  
65  
CLKOUT1  
110, 112,  
113, 116,  
119, 122,  
101  
REFT_B  
REFB_B  
Top Reference Decoupling for  
Channel B ADC  
Bottom Reference Decoupling  
for Channel B ADC  
Various Pins  
1
AUX_ADC_A1 Auxiliary ADC A Input 1  
AVDD  
AGND  
SIGDELT  
102  
3, 4, 13  
2, 9  
5
Analog Power Pins  
Analog Ground Pins  
Digital Output from  
107  
108  
111  
114  
115  
120  
VIN+B  
VIN–B  
VREF  
VIN–A  
VIN+A  
REFB_A  
Receive Channel B Differential (+) Input  
Receive Channel B Differential (  
Internal ADC Voltage Reference  
Receive Channel A Differential ( ) Input  
ꢆ) Input  
Programmable Sigma-Delta  
6
7
8
AUX_DAC_A  
AUX_DAC_B  
AUX_DAC_C  
Auxiliary DAC A Output  
Auxiliary DAC B Output  
Auxiliary DAC C Output  
Digital Power Supply Pin  
ꢆ
Receive Channel A Differential (+) Input  
Bottom Reference Decoupling for  
Channel A ADC  
Top Reference Decoupling for  
Channel A ADC  
33, 36, 53, DVDD  
59, 61, 66,  
93  
34, 35, 52, DGND  
58, 60, 67,  
94  
121  
REFT_A  
Digital Ground Pin  
Transmit Pins  
18, 20  
23, 32  
19, 24,  
AVDD  
Analog Supply Pins  
54  
55  
56  
57  
63  
95  
SCLK  
SDO  
SDIO  
SEN  
RESETB  
AUX_SPI_do  
Serial Bus Clock Input  
Serial Bus Data Bit  
Serial Bus Data Bit  
Serial Bus Enable  
Reset (SPI Registers and Logic)  
AGND  
Analog Ground Pins  
27, 28, 31  
21  
22  
25  
REFIO  
FSADJ  
IOUT–A  
Reference Output, 1.2 V Nominal  
Full-Scale Current Adjust  
Transmit Channel A DAC  
Optional Auxiliary ADC Serial Bus  
Data Out Bit  
Differential (ꢆ) Output  
96  
97  
AUX_SPI_clk  
AUX_SPI_csb  
Optional Auxiliary ADC Serial Bus  
Data Out Latch Clock  
Optional Auxiliary ADC Serial Bus  
Chip Select Bit  
26  
29  
30  
IOUT+A  
IOUT+B  
IOUT–B  
Transmit Channel A DAC  
Differential (+) Output  
Transmit Channel B DAC  
Differential (+) Output  
128  
126  
125  
127  
AUX_ADC_A2 Auxiliary ADC A Input 2  
AUX_ADC_B1 Auxiliary ADC B Input 1  
AUX_ADC_B2 Auxiliary ADC B Input 2  
AUX_ADC_REF Auxiliary ADC Reference  
Transmit Channel B DAC  
Differential (ꢆ) Output  
37–48/50 Tx11/Tx13 12-/14-Bit Transmit DAC Data  
to Tx0  
TxSYNC  
MODE/  
(Interleaved Data when Required)  
Synchronization Input for Transmitter  
Configures Default Timing Mode,  
51  
62  
TxBLANK* Controls Tx Digital Power Down  
*The logic level of the Mode/TxBLANK pin at power up defines the default timing  
mode; a logic low configures Normal Operation, logic high configures Alternate  
Operation Mode.  
REV. 0  
–7–  
1...45678910...32

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AD9860BST 替代型号

型号 品牌 替代类型 描述 数据表
AD9860BST ADI

当前型号

 Mixed-Signal Front-End (MxFE⑩) Processor for
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