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AD9860BST

更新时间： 2024-02-08 19:40:55
品牌 Logo 应用领域
亚德诺 - ADI 通信
页数 文件大小 规格书
32页 588K
描述
Mixed-Signal Front-End (MxFE⑩) Processor for Broadband Communications

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AD9860BST 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：PLASTIC, LQFP-128针数：128
Reach Compliance Code：compliantECCN代码：5A991.B.1
HTS代码：8542.39.00.01风险等级：5.06
JESD-30 代码：R-PQFP-G128JESD-609代码：e3
长度：20 mm湿度敏感等级：3
功能数量：1端子数量：128
最高工作温度：70 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装等效代码：QFP128,.63X.87,20封装形状：RECTANGULAR
封装形式：FLATPACK, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
座面最大高度：1.6 mm子类别：Other Telecom ICs
标称供电电压：3.3 V表面贴装：YES
技术：CMOS电信集成电路类型：TELECOM CIRCUIT
温度等级：OTHER端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：14 mmBase Number Matches：1

AD9860BST 数据手册

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AD9860/AD9862  
Test  
Level  
AD9860/AD9862  
Typ  
PARAMETERS (continued)  
Temp  
Min  
Max  
Unit  
POWER SUPPLY (continued)  
Rx Path (fADC = 64 MSPS)  
Processing Blocks Disabled  
Decimation Filter Enabled  
Hilbert Filter Enabled  
25ºC  
25ºC  
25ºC  
25ºC  
III  
III  
III  
III  
9
mA  
mA  
mA  
mA  
15  
16  
18.5  
Hilbert and Decimation Filter Enabled  
NOTES  
1% fDATA refers to the input data rate of the digital block.  
2Interpolation filter stop band is defined by image suppression of 50 dB or greater.  
Specifications subject to change without notice.  
TIMING CHARACTERISTICS  
Test  
AD9860/AD9862  
(20 pF Load)  
Temp  
Level  
Min  
Typ  
Max  
Unit  
Minimum Reset Pulsewidth Low (tRL  
Digital Output Rise/Fall Time  
DLL Output Clock  
)
NA  
NA  
III  
III  
III  
5
2.8  
32  
Clock Cycles  
ns  
MHz  
%
25ºC  
25ºC  
25ºC  
4
128  
DLL Output Duty Cycle  
50  
Tx–/Rx–Interface (See Figures 11 and 12)  
TxSYNC/TxIQ Setup Time (tTx1, tTx3  
TxSYNC/TxIQ Hold Time (tTx2, tTx4  
RxSYNC/RxIQ/IF to Valid Time(tRx1, tRx3  
)
)
25ºC  
25ºC  
25ºC  
25ºC  
III  
III  
III  
III  
3
3
ns  
ns  
ns  
ns  
)
5.2  
16  
1
RxSYNC/RxIQ/IF Hold Time (tRx2, tRx4  
)
0.2  
Serial Control Bus (See Figures 1 and 2)  
Maximum SCLK Frequency (fSCLK  
)
Full  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
III  
III  
III  
III  
III  
III  
III  
III  
III  
MHz  
ns  
ns  
ms  
ns  
ns  
ns  
ns  
ns  
Minimum Clock Pulsewidth High (tHI  
)
30  
30  
Minimum Clock Pulsewidth Low (tLOW  
Maximum Clock Rise/Fall Time  
)
Minimum Data/SEN Setup Time (tS)  
Minimum SEN/Data Hold Time (tH)  
25  
0
25  
0
Minimum Data/SCLK Setup Time (tDS  
Minimum Data Hold Time (tDH  
Output Data Valid/SCLK Time (tDV  
)
)
)
30  
AUXILARY ADC  
Conversion Rate  
Input Range  
Resolution  
25ºC  
25ºC  
25ºC  
III  
III  
III  
1.25  
3
10  
MHz  
V
Bits  
AUXILARY DAC  
Settling Time  
Output Range  
Resolution  
25ºC  
25ºC  
25ºC  
III  
III  
III  
8
3
8
ms  
V
Bits  
ADC TIMING  
Latency (All Digital Processing Blocks Disabled)  
25ºC  
III  
7
Cycles  
DAC Timing  
Latency (All Digital Processing Blocks Disabled)  
Latency (2ꢀ Interpolation Enabled)  
Latency (4ꢀ Interpolation Enabled)  
Additional Latency (Hilbert Filter Enabled)  
Additional Latency (Coarse Modulation Enabled)  
Additional Latency (Fine Modulation Enabled)  
Output Settling Time (TST) (to 0.1%)  
25ºC  
25ºC  
25ºC  
25ºC  
25ºC  
25ºC  
25ºC  
III  
III  
III  
III  
III  
III  
III  
3
Cycles  
Cycles  
Cycles  
Cycles  
Cycles  
Cycles  
ns  
30  
72  
36  
5
8
35  
Specifications subject to change without notice.  
–4–  
REV. 0  
1234567...32

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型号 品牌 描述 获取价格 数据表
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